[发明专利]一种折叠率为3的折叠内插型模数转换器及其纠错方法有效
| 申请号： | 201611221958.9 | 申请日： | 2016-12-26 |
| 公开（公告）号： | CN106656184B | 公开（公告）日： | 2020-05-19 |
| 发明（设计）人： | 刘华森;吴旦昱;周磊;武锦;刘新宇 | 申请（专利权）人： | 中国科学院微电子研究所 |
| 主分类号： | H03M1/10 | 分类号： | H03M1/10;H03M1/20 |
| 代理公司： | 中科专利商标代理有限责任公司 11021 | 代理人： | 任岩 |
| 地址： | 100029 *** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种折叠率为3的折叠内插型模数转换器及其纠错方法。对于多级级联的折叠内插型模数转换器来说，连接于每一级折叠率为3的折叠内插电路的冗余比较器产生冗余信息，连接于每一级折叠率为3的折叠内插电路的量化比较器产生量化信息，该折叠内插型模数转换器利用每一级的冗余信息和量化信息，由下一级电路向上一级电路逐级进行纠错，从而获得准确的数字编码。 | ||
| 搜索关键词： | 一种 折叠 内插 型模数 转换器 及其 纠错 方法 | ||
【主权项】：
一种折叠率为3的折叠内插型模数转换器，该折叠内插型模数转换器包括依信号流依次连接的电阻参考网络，折叠放大电路，比较器阵列，数据同步单元，纠错逻辑电路和二进制编码电路，所述折叠放大电路包括依信号流依次连接的第0级预放大电路，第1级折叠率为3的折叠内插电路，……，以及第M级折叠率为3的折叠内插电路，其中M为自然数，所述比较器阵列包含有多个并行连接的量化比较器，其特征在于，所述比较器阵列还包含有M个冗余比较器，所述第1至第M级折叠率为3的折叠内插电路分别连接一个冗余比较器，连接于每一级折叠率为3的折叠内插电路的冗余比较器产生冗余信息，连接于每一级折叠率为3的折叠内插电路的量化比较器产生量化信息，该折叠内插型模数转换器利用每一级的冗余信息和量化信息，由下一级电路向上一级电路逐级进行纠错。
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