[发明专利]带有U型沟槽的半浮栅存储器件及制备方法

摘要

一种带有U型沟槽的半浮栅存储器件及制备方法，该器件包括：一个具有第一类掺杂的半导体衬底，半导体衬底上具有第二类掺杂的源区和漏区；半导体衬底内具有U型沟槽，U型沟槽位于源区和漏区之间，且U型沟槽的侧壁和底面覆盖有第一层电介质薄膜；在第一层电介质薄膜上形成有接触窗口，在第一层电介质薄膜上和U型沟槽中形成一个具有第一类掺杂的半浮栅，半浮栅通过第一层电介质薄膜的窗口和漏区接触，利用超浅结形成一个p‑n结二极管；覆盖半浮栅顶部形成第二层电介质薄膜；在第二层电介质薄膜之上形成控制栅；在半浮栅和控制栅两侧具有侧墙及具有第二类掺杂的源漏重掺杂区域。因此，本发明可在低操作电压下提高存取速度和确保器件之间的性能参数较为一致。

主权项

1.一种采用后栅工艺制备带有U型沟槽的半浮栅存储器件的方法，其特征在于，包括：/n步骤S1：在所提供的具有第一类掺杂的单晶硅衬底上通过离子注入和热扩散形成结深合适的第二类掺杂区域；/n步骤S2：在半导体衬底表面淀积一层硬掩模层，在所述硬掩模层上通过光刻工艺和刻蚀定义U型沟槽，所述第二类掺杂区域被U型沟槽分为源区和漏区；所述U型沟槽的深度需大于等于第二类掺杂区域结深；/n步骤S3：在具有所述U型沟槽的半导体衬底表面形成第一层电介质薄膜，电介质薄膜为氧化硅、氮化硅或氧化铪；其中，所述第一层电介质薄膜的厚度为2纳米至6纳米；/n步骤S4：在所述U型沟槽内淀积多晶硅作为伪栅；所述伪栅的栅高等于控制栅和半浮栅高度和，所述伪栅的底部距离半导体衬底表面100纳米至250纳米之间；之后按照常规CMOS工艺步骤，通过光刻和刻蚀形成定义栅极、形成侧墙，在所述源区和漏区分别形成较高浓度的第二类掺杂区域；/n步骤S5：通过硬掩模和光刻，在所述伪栅和第一层电介质薄膜上定义接触窗口；其中，所述接触窗口宽度在30纳米至80纳米之间；/n步骤S6：除去形成所述伪栅的多晶硅，重新淀积具有第一类掺杂的多晶硅作为半浮栅；所述掺杂离子包括硼、氟化硼、磷和/或砷；/n步骤S7：在所述半浮栅上表面形成第二层电介质薄膜；/n步骤S8：在所述第二层电介质薄膜形成控制栅；所述控制栅为经原位重掺杂的多晶硅，或是金属栅。/n