[发明专利]一种基于多FPGA的有源配电网实时仿真器内部接口设计方法

摘要

一种基于多FPGA的有源配电网实时仿真器内部接口设计方法，包括：1)将各子系统信息下载到对应FPGA中，对内部接口参数进行初始化；2)设置仿真时刻t＝0，启动仿真；3)仿真时间向前推进一个步长，t＝t+Δt；4)各FPGA完成仿真计算；5)将每个FPGA待发送的数据进行串化和分配通道后，经高速收发器转换为高速串行数据，发送到目标FPGA；6)FPGA高速收发器接收高速串行数据并转换为并行数据，进一步完成数据的拼接和解串；7)判断仿真时间是否达到仿真终了时刻，如达到设定的仿真终了时刻，则仿真结束，否则返回步骤3)。本发明在保证仿真器内部接口稳定性和通用性的同时，实现了仿真器内部数据通讯的正确性和高效性，为基于多FPGA的有源配电网实时仿真奠定了基础。

主权项

一种基于多FPGA的有源配电网实时仿真器内部接口设计方法，其特征在于，包括如下步骤：1)在1个以上的FPGA构成的有源配电网实时仿真器的上位机中，将待仿真的有源配电系统依据拓扑连接关系划分为N个子系统，读取各子系统元件基本参数，形成各子系统电气部分的节点导纳矩阵和控制部分的计算矩阵，设定实时仿真步长，将各子系统的相关信息分别下载到所对应的FPGA中，根据子系统之间的连接关系及数据接口，确定每个FPGA工作的全双工数据传输通道个数Mk，其中k＝1,2…N，各通道发送数据个数和接收数据个数分别为和其中lk＝1,2…Mk，以及每个FPGA的发送总数据个数和接收总数据个数2)在每个FPGA中生成实时仿真器驱动时钟clk_simk、发送通道并行时钟clk_tx_pk、发送通道串行时钟clk_tx_sk、接收通道并行时钟clk_rx_pk和接收通道串行时钟clk_rx_sk，设置每个FPGA的串化系数解串系数发送数据带宽接收数据带宽和FPGA中的高速收发器与FPGA架构之间的标准数据带宽在FPGA中生成脉冲信号，对高速收发器复位，其中nk、mk、pk和qk均为整数；3)设置仿真时刻t＝0，启动仿真；4)仿真时间向前推进一个步长，t＝t+Δt；5)各FPGA完成步骤4)所述步长的仿真计算；6)将每个FPGA中，发送总数据个数为个，发送数据带宽为位的仿真数据，在FPGA中进行串化，得到标准数据带宽为A位的发送数据，经发送通道选择器分配到FPGA的不同发送通道，将各通道中的标准数据带宽为A位的发送数据以实时仿真器驱动时钟clk_simk为写时钟，写入对应的先入先出队列中，再以发送通道并行时钟clk_tx_pk为读时钟，从先入先出队列中读出，用于实现发送数据的跨时钟域转化；7)将从每个FPGA的先入先出队列中读出的标准数据带宽为A位的发送数据，经FPGA中的高速收发器，转换为以发送通道串行时钟clk_tx_sk驱动的1位高速串行数据，FPGA的外部设备光电转换模块将1位高速串行数据转换为光信号，所述的光信号通过光纤进行传输；8)每个FPGA的外部设备光电转换模块将各自接收到的光信号转换为以接收通道串行时钟clk_rx_sk驱动的1位高速串行数据，经FPGA中的高速收发器，转换为以接收通道并行时钟clk_rx_pk驱动的标准数据带宽为A位的接收数据；9)将从每个FPGA的高速收发器得到的标准数据带宽为A位的接收数据，以接收通道并行时钟clk_rx_pk为写时钟，分别写入所述FPGA中所对应的先入先出队列中，再以实时仿真器驱动时钟clk_simk为读时钟，从先入先出队列中读出，用于实现接收数据的跨时钟域转化，将从先入先出队列中读出的标准数据带宽为A位的接收数据，经接收通道选择器拼接为完整的待接收数据，在FPGA中进行解串，得到接收总数据个数为个，接收数据带宽为位的供实时仿真器使用的数据；10)判断物理时间是否达到t，如达到t，则进入下一步，否则仿真器待机至时间t并进入下一步；11)判断仿真时间是否达到设定的仿真终了时刻，如达到设定的仿真终了时刻，则仿真结束，否则返回步骤4)。