[发明专利]存储器以及执行经错误订正编码处理的存储器的读取方法

摘要

本发明提供一种存储器以及执行经错误订正编码处理的存储器的读取方法，该存储器藉由分配一预定数目的时脉信号给感测操作以及错误订正编码操作的组合而非给个别的上述操作，并且在高电压值时操作于较高频率上并且在低电压值时操作于较低频率上，则感测操作以及接续的错误订正编码操作在一电压范围内执行时不会发生时间的浪费。本发明能够降低存储器的电力消耗。

主权项

一种半导体存储器，其特征在于，包含：一快闪存储器阵列；多个感测放大器，耦接于所述快闪存储器阵列；多个快速存储器元件，耦接于所述感测放大器；一错误订正编码电路，耦接于所述快速存储器元件；至少一第一虚设快闪存储器单元，其是关联于所述快闪存储器阵列；至少一第一虚设感测放大器，耦接于所述第一虚设快闪存储器单元；一驱动器，包含：一第一输入端，耦接于所述第一虚设感测放大器；以及一输出端，耦接于所述快速存储器元件，以提供一数据闩锁信号至所述快速存储器元件；以及一存储器控制器，耦接于所述快闪存储器阵列、所述感测放大器、所述第一虚设感测放大器以及所述错误订正编码电路，并且所述存储器控制器包含多个逻辑元件以及存储器元件，用以执行以下的功能：在一额定电压以及一第一频率条件下，于一预定时脉总数目的期间执行一感测操作以及接续的一错误订正编码操作，且分配给所述感测操作以及分配给所述错误订正编码操作的两时脉数目之间具有一第一比例关系；在高于所述额定电压的一高电压以及大于所述第一频率的一第二频率条件下，于所述预定时脉总数目的期间执行所述感测操作以及接续的所述错误订正编码操作，并且分配给所述感测操作以及分配给所述错误订正编码操作的两时脉数目之间具有一第二比例关系，所述第二比例关系小于所述第一比例关系；以及在低于所述额定电压的一低电压以及小于所述第一频率的一第三频率的条件下，于所述预定时脉总数目的执行所述感测操作以及接续的所述错误订正编码操作，并且分配给所述感测操作以及分配给所述错误订正编码操作的两时脉数目之间具有一第三比例关系，且所述第三比例关系大于所述第一比例关系。