[发明专利]集成电路设计方法及装置、芯片版图分解和着色方法及装置

摘要

本申请公开了一种集成电路设计方法及装置，该设计方法在进行平面规划与布局之前，预先对单元库中的单元版图进行了面向多次光刻工艺成形的分解和着色，利用该已经分解和着色的单元版图进行平面规划与布局时，无需加大单元之间的间距，因而，该设计方法避免了不必要的加大芯片面积，相较于现有技术，节约了芯片面积。而且，该设计方法在进行单元电路特征化之前，对单元库中的单元版图预先进行分解和着色，在此基础上进行单元电路特征化，可以提取精确的寄生效应，得到准确的单元特征化数据，而基于这种特征化数据所进行的门级综合、门级仿真、以及后快速仿真其结果可信度高。此外，本申请还公开了一种芯片版图分解和着色方法及装置。

主权项

1.一种集成电路设计方法，其特征在于，包括：对单元库中的单元版图进行面向多次光刻成形工艺的分解和着色，构建单元库中的单元版图对应的多套单元掩模数据；一套单元掩模数据对应单元版图面向多次光刻成形工艺的一套分解和着色方案；对每个单元版图的每套单元掩模数据分别进行单元电路特征化，分别得到每个单元版图的每套单元掩模数据对应的单元电路特征化数据；利用每套所述单元电路特征化数据、寄存器传输级或其更高层设计网表及设计约束条件，进行逻辑综合，得到门级网表；根据所述门级网表和单元库中的单元摘要视图，并结合每个单元版图的每套单元掩模数据进行平面规划与布局，得到平面规划与布局结果。