[发明专利]一种屏蔽栅VDMOS器件

摘要

本发明提出了一种屏蔽栅VDMOS器件，属于功率器件技术领域。本发明在漂移区中设置槽栅，所述槽栅中具有分别位于不同介质层中的控制栅电极、第一屏蔽栅电极和第二屏蔽栅电极。通过合理调整介质层的厚度及材料在槽栅中部引入电场尖峰，藉由新引入电场尖峰的位置改变雪崩击穿电流路径且固定雪崩击穿点位置。这样既避免了雪崩击穿发生在槽底部有损器件的耐压性能，同时也避免了雪崩击穿发生在槽顶部开启寄生三极管，最终实现在不牺牲进屏蔽栅VDMOS器件其余性能的前提下显著提高其在非箝位电感负载应用中的可靠性。

主权项

一种屏蔽栅VDMOS器件，其特征在于，包括自下而上依次层叠设置的金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂漂移区(3)和金属化源极(12)；金属化漏极(1)位于第一导电类型半导体掺杂衬底(2)的背面，第一导电类型半导体漂移区(3)位于第一导电类型半导体掺杂衬底(2)的正面；所述第一导电类型半导体漂移区(3)顶层具有第二导电类型半导体体区(8)，在第二导电类型半导体体区(8)上具有槽栅，所述槽栅从第二导电类型半导体体区(8)中部穿过并进入第一导电类型半导体漂移区(3)，所述槽栅两侧的第二导电类型半导体体区(8)中分别具有相互独立且相邻的第二导电类型半导体掺杂接触区(9)和第一导电类型半导体掺杂源区(10)；所述金属源极(12)位于第二导电类型半导体体区(8)及槽栅表面；所述槽栅自下而上顺次包括：第一介质层(71)、第二介质层(72)、第三介质层(73)，所述第一介质层中具有控制栅电极(4)，所述控制栅电极(4)的上表面结深小于第一导电类型半导体掺杂源区(10)的下表面结深，所述控制栅电极(4)的下表面结深大于第二导电类型半导体体区(8)的下表面结深；所述第二介质层中具有第一屏蔽栅电极(5)，所述第三介质层中具有第二屏蔽栅电极(6)；所述控制栅电极(4)与第一屏蔽栅电极(5)相互隔离，第一屏蔽栅电极(5)与第二屏蔽栅电极(6)相互接触；所述控制栅电极(4)连接栅电位，所述第一屏蔽栅电极(5)和第二屏蔽栅电极(6)均连接源电位；其特征在于：第一介质层(71)、第二介质层(72)和第三介质层(73)的厚度顺次减小，且第一屏蔽栅电极(5)的宽度大于第一屏蔽栅电极(4)的宽度。