[发明专利]半导体器件在审
| 申请号： | 201710673836.1 | 申请日： | 2017-08-02 |
| 公开（公告）号： | CN107689360A | 公开（公告）日： | 2018-02-13 |
| 发明（设计）人： | 高桥幸雄;松浦仁 | 申请（专利权）人： | 瑞萨电子株式会社 |
| 主分类号： | H01L23/544 | 分类号： | H01L23/544;H01L27/02;H01L27/082;H01L29/06;H01L29/739 |
| 代理公司： | 中原信达知识产权代理有限责任公司11219 | 代理人： | 李兰,孙志湧 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | 本发明涉及一种半导体器件。为了提高检测IGBT的电流检测性能，特别是在配备有主IGBT和用于主IGBT的电流检测的感测IGBT的半导体器件的低电压区中。在位于感测IGBT单元内的虚拟区围绕的有源区的最外周边的周边部分，n+型半导体区形成在与嵌入到半导体衬底的上表面的沟槽内并被施加栅极电压的沟槽栅极电极相邻的浮置状态的阱的上表面上。 | ||
| 搜索关键词： | 半导体器件 | ||
【主权项】：
一种半导体器件，包括：半导体衬底；形成在所述半导体衬底的主通电区中的多个第一IGBT；以及形成在所述半导体衬底的次通电区中的多个第二IGBT，其中，在平面图中，所述次通电区在面积上小于所述主通电区，其中，在与构成所述第一IGBT的第一沟槽栅极电极相邻的所述半导体衬底的主表面中，形成浮置状态的第一p型阱，其中，在所述次通电区的端部处，与构成所述第二IGBT的第二沟槽栅极电极相邻的所述半导体衬底的所述主面中，形成浮置状态的第二p型阱，并且其中，在所述第二p型阱的上表面上方形成n型半导体区。
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