[发明专利]一种指定逻辑功能用CMOS电路实现的方法

摘要

本发明公开了一种指定逻辑功能用CMOS电路实现的方法，其根据指定逻辑功能的“积之和”形式的逻辑函数表达式产生“和之积”形式的逻辑函数表达式；然后根据指定逻辑功能的“积之和”形式的逻辑函数表达式生成上拉网络，根据“和之积”形式的逻辑函数表达式生成下拉网络；再串联上拉网络和下拉网络，合并相同的变量，合并后得到的变量作为输入变量；最后在那些变量取值形式与电路实际输入变量取值形式不一致的输入变量的输入端串接反相器，得到了实现指定逻辑功能的CMOS电路；优点是根据指定逻辑功能的逻辑函数表达式中的逻辑“与”、“或”同pMOS晶体管或者nMOS晶体管的串联、并联的对应关系，生成逻辑功能与指定逻辑功能一致的CMOS电路。

主权项

一种指定逻辑功能用CMOS电路实现的方法，其特征在于包括以下步骤：步骤一：将指定逻辑功能的“积之和”形式的逻辑函数表达式记为f(X)，f(X)以乘积项之和形式描述；然后根据f(X)产生“和之积”形式的逻辑函数表达式，具体过程为：同时将f(X)中的逻辑“与”用逻辑“或”代替、逻辑“或”用逻辑“与”代替、各个变量取反，得到“和之积”形式的逻辑函数表达式，记为g(X)；其中，X表示由n个输入变量构成的集合，n≥1，X中的输入变量为原变量或原变量的反变量；步骤二：根据f(X)生成实现指定逻辑功能的CMOS电路对应的上拉网络，具体过程为：将f(X)中的每个乘积项中的每个变量表示为一个pMOS晶体管，且以每个变量在其所在乘积项中的出现形式之补的形式连接到其所表示的pMOS晶体管的栅极，将f(X)中的乘积项中的逻辑“与”表示为对应的pMOS晶体管的串联，将f(X)中的乘积项之间的逻辑“或”表示为对应的pMOS晶体管的并联；并且，根据g(X)生成实现指定逻辑功能的CMOS电路对应的下拉网络，具体过程为：将g(X)中的每个因式中的每个变量表示为一个nMOS晶体管，且以每个变量在其所在因式中的出现形式连接到其所表示的nMOS晶体管的栅极，将g(X)中的因式之间的逻辑“与”表示为对应的nMOS晶体管的串联，将g(X)中的因式中的逻辑“或”表示为对应的nMOS晶体管的并联；步骤三：将实现指定逻辑功能的CMOS电路对应的上拉网络和实现指定逻辑功能的CMOS电路对应的下拉网络串联在一起，串联连接点为实现指定逻辑功能的CMOS电路的输出；然后将实现指定逻辑功能的CMOS电路对应的上拉网络和实现指定逻辑功能的CMOS电路对应的下拉网络中相同的变量合并成一个变量作为实现指定逻辑功能的CMOS电路的输入变量；再检查合并后得到的各个输入变量的形式与X中对应的输入变量的形式是否一致，若合并后得到的任一个输入变量的形式与X中对应的输入变量的形式不一致，则在合并后得到的这个输入变量的输入端串接一个反相器，至此得到了实现指定逻辑功能的CMOS电路。