[发明专利]一种输入时钟稳定电路的逻辑实现装置

摘要

一种输入时钟稳定电路的逻辑实现装置，其用于数字逻辑电路中，包括时钟延时稳定电路模块，所述时钟延时稳定电路模块包括时钟信号输入端clk_in、时钟信号输出端clk_out、多个级联的分频单元、延时稳定单元和时钟门控单元Clock_Gating_Cell。本发明使得输入数字逻辑芯片中的时钟信号一段时间稳定以后，数字逻辑芯片内部的D触发器才得到时钟信号。此外，本发明支持DFT测试，测试模式控制信号test_mode使该数字逻辑电路模块的输出clk_out等于输入clk_in，以确保数字逻辑电路模块的时钟完全可控。

主权项

一种输入时钟稳定电路的逻辑实现装置，用于数字逻辑电路中，其特征在于，包括时钟延时稳定电路模块，所述时钟延时稳定电路模块包括时钟信号输入端clk_in、时钟信号输出端clk_out、M个级联的分频单元、延时稳定单元和时钟门控单元Clock_Gating_Cell；每个所述分频单元包括1个D触发器和一个反向器inv，输入时钟PAD_CLOCK直接到作为所述时钟信号输入端clk_in的所述D触发器的C输入端，所述D触发器的输出端Q经过所述反相器inv送到所述D触发器的D输入端，其中，M个所述D触发器的输出端Q分别输出Q0、Q1、Q2、…QM‑1，Q0为输入PAD_CLOCK的2分频；Q1为输入时钟PAD_CLOCK的4分频，Q2为输入时钟PAD_CLOCK的8分频…，以此类推，所述分频单元的输出QM‑1为输入时钟PAD_CLOCK的2M分频；其中，M为大于等于1的正整数；所述延时稳定单元连接在所述M个级联的分频单元和所述时钟门控单元Clock_Gating_Cell之间，所述延时稳定单元根据预定延时时间和QM‑1，进一步延时得到标志count_full，所述时钟门控单元基于所述标志count_full和输入时钟PAD_CLOCK，控制所述时钟信号输出端clk_out输出滤波后的时钟信号。