[发明专利]半导体装置及其制造方法

摘要

本发明涉及半导体装置及其制造方法，在分裂栅型的MONOS存储器中，防止存储器栅电极的栅极长度的偏差所引起的不良率增大，提高半导体装置的可靠性。在针对硅膜，进行各向异性强且针对氧化硅的选择比低的第一干蚀刻之后，进行各向异性弱且针对氧化硅的选择比高的第二干蚀刻，从而在形成由该硅膜构成的控制栅电极(CG)之后，在控制栅电极(CG)的侧面形成侧壁状的存储器栅电极(MG)。在此，在第一干蚀刻中，依照蚀刻时间设定表格，根据制造的存储器的期望的特性以及该硅膜的膜厚，确定蚀刻时间的长度，从而控制第一干蚀刻以及第二干蚀刻各自的蚀刻量，由此控制存储器栅电极(MG)的栅极长度(L1)。

主权项

1.一种半导体装置的制造方法，具有：(a)准备第一半导体基板的工序；(b)在所述第一半导体基板的主面上隔着第一绝缘膜形成具有第一膜厚的第一导电膜的工序；(c)通过进行第一干蚀刻，使所述第一导电膜的一部分的上表面后退至所述第一导电膜的中途深度的工序；(d)在所述(c)工序之后，通过在与所述第一干蚀刻不同的条件下进行第二干蚀刻，去除所述第一导电膜的所述一部分，由此使所述第一绝缘膜露出，从而形成由所述第一导电膜构成的第一控制栅电极的工序；(e)以覆盖所述第一控制栅电极的方式，在所述第一半导体基板上，形成在内部包括电荷保持部的第二绝缘膜的工序；(f)以覆盖所述第一控制栅电极及所述第二绝缘膜的方式形成第二导电膜的工序；(g)通过对所述第二导电膜进行第三干蚀刻，使所述第一半导体基板的所述主面的一部分从所述第二导电膜露出，由此在所述第一控制栅电极的相邻处，按照侧壁状形成由所述第二导电膜构成的第一存储器栅电极的工序；以及(h)在所述第一半导体基板的所述主面形成第一源极/漏极区域的工序，所述第一控制栅电极、所述第一存储器栅电极以及所述第一源极/漏极区域构成第一存储器单元，在所述(c)工序中，依照蚀刻时间设定表格，根据所述第一膜厚和所述第一存储器单元的期望的特性，设定进行所述第一干蚀刻的时间的长度。