[发明专利]一种基于SOC的AXI总线接口数据传输系统及传输方法在审

专利信息
申请号: 201710817858.0 申请日: 2017-09-12
公开(公告)号: CN107577636A 公开(公告)日: 2018-01-12
发明(设计)人: 支毳鹏;康敏慧;原亮 申请(专利权)人: 天津津航技术物理研究所
主分类号: G06F13/42 分类号: G06F13/42
代理公司: 中国兵器工业集团公司专利中心11011 代理人: 祁恒
地址: 300308 天津*** 国省代码: 天津;12
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摘要: 发明属于信号处理技术领域,具体涉及一种基于SOC的AXI总线接口数据传输系统及传输方法。该数据传输系统包括AXI读模块、AXI写模块和FIFO,AXI读模块包括读模块状态机、读模块地址发生器、读模块FIFO读写控制模块和读模块行列计数器;AXI写模块包括写模块状态机、写模块地址发生器、写模块FIFO读写控制模块和写模块行列计数器。本发明可实现SOC FPGA的基于AXI总线协议的数据高速交换;同时,本发明具有结构简单、接口方便、集成度高、通用性高和移植性强的优点,可应用于各种SOC片上系统。
搜索关键词: 一种 基于 soc axi 总线接口 数据传输 系统 传输 方法
【主权项】:
一种基于SOC的AXI总线接口数据传输系统,其特征在于,所述数据传输系统包括AXI读模块、AXI写模块和FIFO;其中,所述AXI读模块包括读模块状态机、读模块地址发生器、读模块FIFO读写控制模块和读模块行列计数器;其中,所述读模块状态机在电路复位后进入IDLE状态;在视频信号的帧同步上升沿到来时,启动所述读模块状态机,在所述读模块状态机的控制下向所述AXI总线发出读请求,完成握手协议后,将所述读模块地址发生器产生的地址发送到所述AXI总线;所述读模块FIFO读写控制模块将缓存在所述FIFO中的视频数据流的一个burst长度的数据发送到所述AXI总线,当收到读应答信号后,完成一次数据的读操作,并通过所述读模块行列计数器进行计数;当所述读模块行列计数器达到预设的参数时完成一帧的数据传输,所述读模块状态机跳转回IDLE状态,等待下一帧数据的读启动;所述AXI写模块包括写模块状态机、写模块地址发生器、写模块FIFO读写控制模块和写模块行列计数器;其中,所述写模块状态机在电路复位后进入IDLE状态;在视频信号的帧同步上升沿到来时,启动所述写模块状态机,在所述写模块状态机的控制下向所述AXI总线发出写请求,完成握手协议后,将所述写模块地址发生器产生的目的地址发送到所述AXI总线;所述写模块FIFO读写控制模块监测缓存在所述FIFO里面的数据量,当到达一定阈值后,将缓存在所述FIFO中的数据流的一个burst长度的数据读出并发送到所述AXI总线,当收到写应答信号后,完成一次数据的写操作,并通过所述写模块行列计数器进行计数;当所述写模块行列计数达到预设的参数时传输完一帧的数据传输,所述写模块状态机跳转回IDLE状态,等待下一帧数据的写启动。
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