[发明专利]基于TTA架构的神经网络处理机在审

专利信息
申请号: 201711102127.4 申请日: 2017-11-10
公开(公告)号: CN107844831A 公开(公告)日: 2018-03-27
发明(设计)人: 张犁;柯成仁;徐欣冉;黄蓉;唐潮;李甫;石光明 申请(专利权)人: 西安电子科技大学
主分类号: G06N3/063 分类号: G06N3/063;G06F9/38;G06T1/20
代理公司: 陕西电子工业专利中心61205 代理人: 韦全生,王品华
地址: 710071 陕*** 国省代码: 陕西;61
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摘要: 发明提出了一种基于TTA架构的神经网络处理机,旨在兼顾低功耗和高速度的同时,增大处理机支持的神经网络规模,并提高处理机设计的灵活性,包括数据交换网络和与该数据交换网络通过TTA架构模式连接的多个功能单元,其中,数据交换网络和除SD卡模块、DDR3 SDRAM模块以外的功能单元通过FPGA实现,功能单元用于实现指令的存储、控制和译码以及数据的存储和运算,数据交换网络用于实现各个功能单元间数据的传输,本发明可应用于图像处理系统中进行图像高速并行实时处理和识别。
搜索关键词: 基于 tta 架构 神经网络 处理机
【主权项】:
一种基于TTA架构的神经网络处理机,其特征在于,包括数据交换网络和与该数据交换网络通过TTA架构模式连接的多个功能单元,所述多个功能单元包括SD卡模块、DDR3SDRAM模块、指令地址计数器、指令存储单元、指令译码单元、图像存储单元、神经网络运算单元、神经网络中间层输出结果寄存器和特征分类器,所述数据交换网络、指令地址计数器、指令存储单元、指令译码单元、图像存储单元、神经网络运算单元、神经网络中间层输出结果寄存器和特征分类器,通过可编程门阵列FPGA实现,其中:SD卡模块:用于存储神经网络系统中的大规模数据,并作为上位机和内存模块传输数据的中转站,实现与上位机的通信;DDR3SDRAM模块:用于为神经网络系统提供高速的存数和取数功能;指令地址计数器:用于提供下一条将要执行指令的地址;指令存储单元:用于存储处理机的所有指令,并根据指令地址计数器提供的指令地址,输出处理机将要执行的指令;指令译码单元:用于对指令存储单元输出的指令进行译码,获取控制数据的传输的控制信号;图像存储单元:用于存储作为神经网络第一层输入信号的待识别图像;神经网络运算单元:包括多个神经元,每个神经元用于实现神经网络中最基本的乘法累加操作,通过指令对神经网络运算单元进行分时复用,可虚拟出任意多个神经网络运算单元;神经网络中间层输出结果寄存器:包括多个结果寄存器,用于存储神经网络中间层神经元的输出结果,并将其作为下一层神经元的输入信号;特征分类器:用于对高阶图像特征进行分类;数据交换网络:用于根据指令存储单元输出的指令,使数据在各功能单元之间进行传输,并当数据传输到某个功能单元时,触发该功能单元进行相应操作。
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