[发明专利]多码率兼容LDPC码编码器

摘要

本发明提出了一种多码率兼容LDPC码编码器，利用本发明增加了编码器的通用性，显著降低逻辑资源，同时提高RAM资源的利用率。发明通过下述技术方案予以实现：主控制逻辑模块接收上级模块传递的配置参数，根据配置参数为乒乓DPRAM模块、生成矩阵组模块、基元单编码器模块、FIFO输出模块提供时序控制逻辑；同时乒乓DPRAM模块将缓存的待编码的数据流送到下一级基元单编码器模块组进行编码；基元单编码器并采用乘、加、移位寄存操作，根据主控制逻辑模块提供的配置参数，将基元单编码器逻辑长度动态重构为当前实现的编码器准循环矩阵维数；最后，FIFO控制逻辑模块根据主控制逻辑模块提供的判决信息位，向后级输出编码后数据。

主权项

一种多码率兼容LDPC码编码器，包括：在FPGA中实现主控制逻辑模块、乒乓DPRAM模块、生成矩阵储存模块、基元单编码器模块和由FIFO控制逻辑模块和先入先出队列数据缓存器FIFO组成的FIFO输出模块，其特征在于：主控制逻辑模块接收上级模块传递的配置参数，根据配置参数为乒乓DPRAM模块、生成矩阵储存模块、基元单编码器模块、FIFO输出模块提供时序控制逻辑；生成矩阵组模块存储准循环矩阵第一行元素，生成矩阵由多个准循环矩阵构成，并在主控制逻辑模块读信号操作控制下，输出生成矩阵序列作为基元单编码器模块的输入信号，与此同时DPRAM乒乓模块在主控制逻辑模块控制下，将缓存的待编码的数据流送到下一级基元单编码器模块组进行编码；基元单编码器将物理长度设置为10种编码器中准循环矩阵维数最大的（32768，16384）编码的准循环矩阵维数，并采用乘、加、移位寄存操作，完成单个准循环矩阵块的编码操作，自动根据主控制逻辑模块提供的配置参数，将基元单编码器逻辑长度动态重构为当前实现的编码器准循环矩阵维数，并通过动态配置基元单编码器逻辑长度，以及读取不同位置的生成矩阵来实现多码率兼容LDPC编码器；最后，FIFO控制逻辑模块根据主控制逻辑模块提供的判决信息位还是校验位标志信号产生先入先出队列FIFO读、写时序，将先入先出队列FIFO存储信息位和校验位向后级输出编码后数据。