[发明专利]集成电路、以及用于设计集成电路的计算系统和方法有效
| 申请号： | 201711320090.2 | 申请日： | 2017-12-12 |
| 公开（公告）号： | CN108205602B | 公开（公告）日： | 2023-08-08 |
| 发明（设计）人： | 元孝植;张铭洙;朴炫洙;曹多演 | 申请（专利权）人： | 三星电子株式会社 |
| 主分类号： | G06F30/39 | 分类号： | G06F30/39;G06F113/18 |
| 代理公司： | 北京市柳沈律师事务所 11105 | 代理人： | 邵亚丽 |
| 地址： | 韩国*** | 国省代码： | 暂无信息 |
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| 摘要： | 一种计算机实施的方法。标准单元基于定义集成电路(IC)的设计数据被放置。IC的布局通过执行无色布线来被生成，在三重图案化光刻(TPL)层中的第一图案至第三图案通过该无色布线被布置在所放置的标准单元上。该布置基于空间约束。所生成的布局被存储到计算机可读存储介质。空间约束定义第一图案至第三图案之间的最小空间。颜色违规在第一图案至第三图案之间不会发生。基于布局生成第一掩模、第二掩模和第三掩模。通过使用所生成的第一掩模、第二掩模和第三掩模来制造半导体器件。 | ||
| 搜索关键词： | 集成电路 以及 用于 设计 计算 系统 方法 | ||
【主权项】：
1.一种计算机实施的方法，所述方法包括：基于定义集成电路的设计数据来放置标准单元；通过执行无色布线来生成集成电路的布局，其中被包括在三重图案化光刻TPL层中的第一图案、第二图案和第三图案基于空间约束被布置在所放置的标准单元上；将所生成的布局存储到计算机可读存储介质；基于布局生成第一掩模、第二掩模和第三掩模；以及通过使用所生成的第一掩模、第二掩模和第三掩模制造半导体器件，其中，所述空间约束定义第一图案、第二图案和第三图案之间的最小空间，并且颜色违规基于所述空间约束来被确定。
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