[发明专利]FPGA静态时序分析方法有效
| 申请号： | 201711416469.3 | 申请日： | 2017-12-25 |
| 公开（公告）号： | CN108073771B | 公开（公告）日： | 2022-01-04 |
| 发明（设计）人： | 杨兴;张海涛 | 申请（专利权）人： | 中国电子科技集团公司第四十七研究所 |
| 主分类号： | G06F30/331 | 分类号： | G06F30/331;G06F30/3312 |
| 代理公司： | 沈阳科苑专利商标代理有限公司 21002 | 代理人： | 王倩 |
| 地址： | 110032 辽*** | 国省代码： | 辽宁;21 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明涉及FPGA静态时序分析方法，具体为提取出整个电路存在的所有时序路径，考察信号在这些路径上通过时是否满足时序约束的要求，通过对最大路径延迟和最小路径延迟的分析找出违背时序约束的错误。本发明能够更快的发现使芯片时序失效和对芯片性能起决定作用的关键路径。 | ||
| 搜索关键词： | fpga 静态 时序 分析 方法 | ||
【主权项】：
1.FPGA静态时序分析算法，其特征在于，包括以下步骤：某个节点经过拓扑排序出队时，计算它到其最原始前驱的延时，并将这个延时值与其最原始的前驱节点保存在该节点的映射表中，遍历这条路径上的所有结点，得到每个节点的最原始的前驱节点到该节点的延时映射表，进而得到每一个节点的最大延时。
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