[发明专利]一种芯片多源时钟树的主干网络在审
| 申请号： | 201711462464.4 | 申请日： | 2017-12-28 |
| 公开（公告）号： | CN109976503A | 公开（公告）日： | 2019-07-05 |
| 发明（设计）人： | 何奎 | 申请（专利权）人： | 炬芯（珠海）科技有限公司 |
| 主分类号： | G06F1/3237 | 分类号： | G06F1/3237;G06F1/10 |
| 代理公司： | 北京同达信恒知识产权代理有限公司 11291 | 代理人： | 黄志华 |
| 地址： | 519085 广东省珠海市唐*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明涉及集成电路技术领域，特别涉及一种芯片多源时钟树的主干网络。根据本发明实施例提供的一种芯片多源时钟树的主干网络，位于时钟线区域的主干网络中的时钟主干线为H型分布的时钟主干线，由于H型主干线网络所具有的电容远小于网格状主干线网络的电容，在使用中H型时钟主干线的功耗较小，若在多源时钟树结构中采用上述主干网络能够降低时钟功耗，能够降低芯片整体功耗。 | ||
| 搜索关键词： | 主干网络 主干线 多源 时钟树 芯片 电容 功耗 集成电路技术 时钟树结构 整体功耗 时钟线 网格状 网络 | ||
【主权项】：
1.一种芯片多源时钟树的主干网络，其特征在于，该主干网络包括位于芯片的时钟线区域的时钟缓冲器、时钟主干线和输出节点：所述时钟缓冲器位于所述时钟主干线上，用于将时钟信号输出至所述时钟主干线；所述输出节点位于所述时钟主干线的终点，用于将所述时钟主干线传输的时钟信号输入至下一级时钟树的主干网络；其中，所述时钟主干线为H型分布的时钟主干线。
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