[实用新型]一种用于DP‑QPSK接收机的高速ADC的测试系统有效
| 申请号： | 201720294822.4 | 申请日： | 2017-03-24 |
| 公开（公告）号： | CN206759466U | 公开（公告）日： | 2017-12-15 |
| 发明（设计）人： | 陈哲;肖翔;赵龙;李豹;程玉华;高泉川;黄秋伟 | 申请（专利权）人： | 厦门优迅高速芯片有限公司 |
| 主分类号： | H04B17/20 | 分类号： | H04B17/20;H04B17/391 |
| 代理公司： | 厦门市首创君合专利事务所有限公司35204 | 代理人： | 连耀忠,林燕玲 |
| 地址： | 361000 福建省*** | 国省代码： | 福建;35 |
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| 摘要： | 一种用于DP‑QPSK接收机的高速ADC的测试系统，包括测试终端，用于产生DP‑QPSK数据流并进行耦合、移相后输出数据流；任意波形发生器，与测试终端相连以接收数据流，输出高速模拟信号和时钟信号；高速ADC，与任意波形发生器相连，用于将高速模拟信号和时钟信号转换为高速数字信号；高速缓存电路，与高速ADC相连，用于将高速数字信号转换为低速数字信号；逻辑分析仪，与高速缓存电路相连，用于将低速数字信号发送至测试终端；测试终端接收低速数字信号进行信号恢复，将恢复的信号与原始信号进行比对实现测试。本实用新型的系统单独对高速ADC进行测试，测试方法和步骤简单、成本低。 | ||
| 搜索关键词： | 一种 用于 dp qpsk 接收机 高速 adc 测试 系统 | ||
【主权项】：
一种用于DP‑QPSK接收机的高速ADC的测试系统，其特征在于，包括测试终端，用于产生DP‑QPSK数据流并进行耦合、移相后输出数据流；任意波形发生器，与测试终端相连以接收数据流，输出高速模拟信号和时钟信号；高速ADC，与任意波形发生器相连，用于根据时钟信号将高速模拟信号转换为高速数字信号；高速缓存电路，与高速ADC相连，用于将高速数字信号转换为低速数字信号；逻辑分析仪，与高速缓存电路相连，用于将低速数字信号发送至测试终端；测试终端接收低速数字信号进行信号恢复，将恢复的信号与原始信号进行比对实现测试。
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