[实用新型]延迟锁相环时钟线路及半导体存储器有效
| 申请号： | 201721404534.6 | 申请日： | 2017-10-27 |
| 公开（公告）号： | CN207304523U | 公开（公告）日： | 2018-05-01 |
| 发明（设计）人： | 不公告发明人 | 申请（专利权）人： | 睿力集成电路有限公司 |
| 主分类号： | H03L7/16 | 分类号： | H03L7/16 |
| 代理公司： | 北京市铸成律师事务所11313 | 代理人： | 王珺,徐瑞红 |
| 地址： | 230000 安徽省合肥市*** | 国省代码： | 安徽;34 |
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| 摘要： | 本实用新型涉及延迟锁相环时钟线路及半导体存储器。延迟锁相环时钟线路包括延迟锁相环，其能够相应于外部系统产生时钟信号；时钟线路控制系统，接收从所述延迟锁相环传输的时钟信号；高位数据端口部分，接收从所述时钟线路控制系统传输的时钟信号，且用于与外部系统交换处于高位的数据位宽信号；低位数据端口部分，接收从时钟线路控制系统传输的时钟信号，且用于与外部系统交换处于低位的数据位宽信号，从延迟锁相环到高位数据端口部分的时钟信号线路的最长路径长度与从延迟锁相环到低位数据端口部分的时钟信号线路的最长路径长度不同。本实用新型通过数据位宽信号来控制时钟线路的流向从而选择最优的时钟线路。 | ||
| 搜索关键词： | 延迟 锁相环 时钟 线路 半导体 存储器 | ||
【主权项】：
一种延迟锁相环时钟线路，其特征在于，所述延迟锁相环时钟线路包括：延迟锁相环，用于产生时钟信号；时钟线路控制系统，接收从所述延迟锁相环传输的时钟信号；高位数据端口部分，接收从所述时钟线路控制系统传输的时钟信号，并且用于与外部系统交换处于高位的数据位宽信号；以及低位数据端口部分，接收从所述时钟线路控制系统传输的时钟信号，并且用于与外部系统交换处于低位的数据位宽信号；其中，从所述延迟锁相环到所述高位数据端口部分的时钟信号线路的最长路径长度与从所述延迟锁相环到所述低位数据端口部分的时钟信号线路的最长路径长度不同。
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