[发明专利]在基于中央处理单元(CPU)的系统中使用多个末级高速缓冲存储器(LLC)线提供存储器带宽压缩有效
| 申请号： | 201780018219.6 | 申请日： | 2017-03-13 |
| 公开（公告）号： | CN108885585B | 公开（公告）日： | 2022-11-01 |
| 发明（设计）人： | C·B·韦里利;M·C·A·A·黑德斯;M·A·里纳迪;N·瓦伊德亚纳坦 | 申请（专利权）人： | 高通股份有限公司 |
| 主分类号： | G06F12/04 | 分类号： | G06F12/04;G06F12/0811;G06F12/084;G06F12/12;G06F12/0862 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 王茂华 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | 本发明揭示在基于中央处理单元CPU的系统中使用多个末级高速缓冲存储器LLC线提供存储器带宽压缩。在一些方面中，一种经压缩存储器控制器CMC提供包括多个LLC线的LLC，每一LLC线提供大小与系统高速缓冲存储器线相同的多个副线。存储在单一LLC线内的所述(多个)系统高速缓冲存储器线的内容被压缩且存储在对应于所述LLC线的存储器副线区内的系统存储器中。主表存储指示如何通过存储用于每一LLC线内的每一副线的偏移值及长度值而将用于LLC线的经压缩数据存储在系统存储器中的信息。通过将多个系统高速缓冲存储器线压缩在一起且将经压缩数据存储在通常分配到多个未经压缩系统线的空间中，所述CMC使压缩大小能够小于所述系统存储器的存储器读取/写入粒度。 | ||
| 搜索关键词： | 基于 中央 处理 单元 cpu 系统 使用 多个末级 高速 缓冲存储器 llc 提供 存储器 带宽 | ||
【主权项】：
1.一种经压缩存储器控制器CMC，其包括经配置以经由系统总线来存取系统存储器及系统高速缓冲存储器的存储器接口，且以通信方式耦合到包括多个末级高速缓冲存储器LLC线的LLC，每一LLC线经定大小以存储对应于所述系统高速缓冲存储器的多个系统高速缓冲存储器线的多个副线；所述CMC经配置以进行以下操作：从所述系统高速缓冲存储器接收包括存储器地址的存储器读取请求；确定所述存储器地址是否对应于所述LLC的所述多个LLC线中的LLC线内的所述多个副线中的有效副线；及响应于确定所述存储器地址不对应于所述LLC的所述多个LLC线中的LLC线内的所述多个副线中的有效副线而进行以下操作：从所述系统存储器中的主表读取含有用于所述LLC线的偏移值及长度值的主表条目；基于所述存储器地址、所述偏移值及所述长度值而从所述系统存储器检索一或多个块；将来自所述经检索的一或多个块的数据存储在所述LLC的所述多个LLC线中的LLC线内的所述多个副线中的副线中；及将来自所述经检索的一或多个块的所述数据返回到所述系统高速缓冲存储器。
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