[发明专利]减少行激活电路功率和外围泄漏的DRAM架构以及相关方法有效
| 申请号： | 201780038632.9 | 申请日： | 2017-05-11 |
| 公开（公告）号： | CN109416917B | 公开（公告）日： | 2022-10-04 |
| 发明（设计）人： | R·S·罗伊 | 申请（专利权）人： | 阿托梅拉公司 |
| 主分类号： | G11C5/14 | 分类号： | G11C5/14;G11C7/22;H01L21/8238;H01L29/10 |
| 代理公司： | 中国贸促会专利商标事务所有限公司 11038 | 代理人： | 宋岩 |
| 地址： | 美国加*** | 国省代码： | 暂无信息 |
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| 摘要： | 半导体设备可以包括多个存储器单元，以及耦合到多个存储器单元并且包括超晶格的至少一个外围电路。超晶格可以包括多个堆叠的层组，每个组层包括多个堆叠的基础半导体单层，所述多个堆叠的基础半导体单层限定基础半导体部分和在所述基础半导体部分上的至少一个非半导体单层，所述至少一个非半导体单层被约束在相邻的基础半导体部分的晶格内。所述半导体设备还可以包括：第一功率切换设备，被配置为在第一操作模式期间将所述至少一个外围电路耦合到第一电压电源；以及第二功率切换设备，被配置为在第二操作模式期间将所述至少一个外围电路耦合到低于所述第一电压电源的第二电压电源。 | ||
| 搜索关键词： | 减少 激活 电路 功率 外围 泄漏 dram 架构 以及 相关 方法 | ||
【主权项】：
暂无信息
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