[发明专利]在芯片删除校正存储器架构中提供存储器带宽压缩在审
| 申请号： | 201780054548.6 | 申请日： | 2017-08-18 |
| 公开（公告）号： | CN109661655A | 公开（公告）日： | 2019-04-19 |
| 发明（设计）人： | N·瓦伊德亚纳坦;L·J·布莱克伍德;M·C·A·A·黑德斯;M·R·特朗布利;C·B·韦里利 | 申请（专利权）人： | 高通股份有限公司 |
| 主分类号： | G06F11/10 | 分类号： | G06F11/10 |
| 代理公司： | 北京律盟知识产权代理有限责任公司 11287 | 代理人： | 杨林勳 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 本发明揭示在芯片删除校正存储器架构中提供存储器带宽压缩。就此来说，压缩式存储器控制器CMC将规定错误样式引入到芯片删除校正错误校正码ECC位中以指示经压缩数据。为编码数据，所述CMC将压缩算法应用于未经压缩数据块以产生经压缩数据块。所述CMC接着产生用于所述经压缩数据块的ECC数据(即，“内”ECC区段)，将所述内ECC区段附加到所述经压缩数据块，且产生用于所述经压缩数据块及所述内ECC区段的ECC数据(即，“外”ECC区段)。所述CMC接着有意地反转所述外ECC区段的规定多个字节(例如，在由芯片删除校正ECC机构存储在不同物理存储器芯片中的所述外ECC区段的部分中)。接着将所述外ECC区段附加到所述经压缩数据块及所述内ECC区段。 | ||
| 搜索关键词： | 压缩数据块 芯片 删除 存储器带宽 校正存储器 压缩 校正 架构 存储器控制器 错误校正码 物理存储器 编码数据 错误样式 机构存储 压缩算法 压缩式 反转 引入 应用 | ||
【主权项】：
1.一种压缩式存储器控制器CMC，其包括存储器接口，所述存储器接口经配置以经由系统总线存取系统存储器；所述系统存储器经配置以使用芯片删除校正错误校正码ECC机制；所述CMC经配置以进行以下操作：接收包括未经压缩数据块的存储器写入请求；基于所述未经压缩数据块而产生经压缩数据块；确定所述经压缩数据块的大小是否超过压缩阈值；响应于确定所述经压缩数据块的大小超过压缩阈值而进行以下操作：基于所述未经压缩数据块而产生外ECC区段；及将包括含有所述未经压缩数据块的数据区段以及所述外ECC区段的输出码字输出到所述系统存储器；及响应于确定所述经压缩数据块的大小不超过压缩阈值而进行以下操作：基于所述经压缩数据块而产生内ECC区段；基于所述经压缩数据块及所述内ECC区段而产生外ECC区段；反转所述外ECC区段的规定多个字节；及将包括含有所述经压缩数据块的所述数据区段、所述内ECC区段及所述外ECC区段的所述输出码字输出到所述系统存储器。
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