[发明专利]半导体集成电路装置

摘要

本发明提供能够抑制本相中的误动作的半导体集成电路装置。在p‑型的半导体基板(30)的正面的表面层设有被HVJT(23)分离，且构成高侧电路区(21)的多个n型阱区(33)。在n型阱区(33)的内部，沿着大致矩形的n型阱区(33)的三个边(33a、33d、33b)选择性地设置有p型分离区(35)，在n型阱区(33)的被p型分离区(35)包围的区域配置有高侧驱动电路(12)。另外，在n型阱区(33)的内部，沿着n型阱区33的配置有p型分离区(35)的边(33a、33d、33b)以外的边(33c)设有第一VB拾取区(36)。至少一组相邻的n型阱区(33)的配置有第一VB拾取区(36)的边(33c)彼此隔着相间区域(24)(p型扩散区34)对置。

主权项

1.一种半导体集成电路装置，其特征在于，具备：2个以上的第一导电型的第一半导体区，其以相互分离的方式选择性地设置于半导体基板的正面的表面层；第二导电型的第二半导体区，其选择性地设置于所述第一半导体区的内部，并从所述半导体基板的正面起沿深度方向贯穿所述第一半导体区；第一导电型的第三半导体区，其以与所述第二半导体区分离的方式选择性地设置于所述第一半导体区的内部，且固定在比所述第二半导体区的电位高的电位；以及高电位侧电路，其配置于比所述第三半导体区靠近所述第一半导体区的中央部侧的位置，其中，在相邻的所述第一半导体区中的一个所述第一半导体区的所述高电位侧电路与另一个所述第一半导体区的所述高电位侧电路之间，配置于一个所述第一半导体区的所述第三半导体区隔着配置于另一个所述第一半导体区的所述第三半导体区，且在与该第三半导体区之间不介有所述第二半导体区地与另一个所述第一半导体区的所述高电位侧电路对置。