[发明专利]一种新型低复杂度TEC－RS码的解码算法及硬件架构

摘要

本发明公开了一种Triple‑Error‑Correcting Reed‑Solomon(TEC‑RS)码的新型超低运算量解码算法及硬件架构。本发明算法部分推导出TEC‑RS码的错误图样的简洁表达式，对应硬件架构依据提出的算法设计出最优化电路。该硬件架构包括：先进先出缓冲器、伴随式计算电路、错误位置求解参数计算模块、错误图样计算单元、加法器。其中在我们设计的架构中，用直接错误图样计算单元取代了KES的迭代运算以及Chien Search和Forney模块的穷举运算。同时，我们设计的架构是一种完全正向前馈电路，可以插入流水线使解码器吞吐率大幅增加，避免了其他RS解码算法中的都存在的迭代循环。本发明提出的新型TEC‑RS解码算法及其相应架构不仅具有更快的运算速度，而且运算量超低，在RS码纠错码的实际应用中有重要的实用价值。

主权项

1.一种RS纠错码解码器，其中RS纠错码的码长为n，纠正错误数为3，该码对应的伽罗华域为GF(2^m)，域元素是α，其特征在于，包括：先进先出缓冲器，用于缓冲接收码字；伴随式计算电路，用于计算后面步骤所需要的伴随式值；错误位置和错数值参数计算模块，用于计算错误位置和错误数值求解所需的参数值，还会计算出检测错误的个数用于纠错的判断；错误图样计算单元，此单元包含了错误位置计算模块和错误数值计算模块，此单元根据错误位置和错数值参数计算模块计算得到的参数，分别求解相应的错误位置和错误数值；伴随式判断计算电路，此电路实质是伴随式计算电路加上非零判断检测电路，用以消除RS码存在远超纠错能力时候误解码情况。