[发明专利]一种基于FPGA硬件加速的DDR管理控制系统有效
| 申请号： | 201810621841.2 | 申请日： | 2018-06-15 |
| 公开（公告）号： | CN108958800B | 公开（公告）日： | 2020-09-15 |
| 发明（设计）人： | 田春雨;马小锋;龚骁敏;胡朗恺;刘欢 | 申请（专利权）人： | 中国电子科技集团公司第五十二研究所 |
| 主分类号： | G06F9/30 | 分类号： | G06F9/30;G06F13/28;G06F12/1081;G06F12/0877 |
| 代理公司： | 杭州君度专利代理事务所(特殊普通合伙) 33240 | 代理人： | 杨天娇 |
| 地址： | 311121*** | 国省代码： | 浙江;33 |
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| 摘要： | 本发明公开了一种基于FPGA硬件加速的DDR管理控制系统，包括主机端、FPGA端和内存DDR，其特征在于，所述FPGA端包括通过AXI总线连接的DMA传输控制逻辑单元、DDR转换控制器、传输状态查找单元，以及连接到所述DDR转换控制器的算法逻辑单元，所述FPGA端与主机端通过DMA传输控制逻辑单元连接，所述FPGA端与内存DDR通过AXI总线连接，所述DDR转换控制器与传输状态查找单元连接。该系统采用记录数据处理过程中的数据传输状态索引值，根据记录的索引值实现相应的数据处理操作，简化了内存DDR的操作方式，且配合AXI总线提高数据读写效率，以及采用DMA传输机制，加快数据传输效率，降低主机端的CPU占用率，提高数据处理效率。 | ||
| 搜索关键词： | 一种 基于 fpga 硬件加速 ddr 管理 控制系统 | ||
【主权项】：
1.一种基于FPGA硬件加速的DDR管理控制系统，包括主机端、FPGA端和内存DDR，其特征在于，所述FPGA端包括通过AXI总线连接的DMA传输控制逻辑单元、DDR转换控制器、传输状态查找单元，以及连接到所述DDR转换控制器的算法逻辑单元，所述FPGA端与主机端通过DMA传输控制逻辑单元连接，所述FPGA端与内存DDR通过AXI总线连接，所述DDR转换控制器与传输状态查找单元连接，其中：所述传输状态查找单元，用于实时记录主机端写入DDR内的数据块索引值、FPGA端已写入DDR内的数据块索引值、FPGA端已读取DDR内的数据块索引值；所述DDR转换控制器，用于根据传输状态查找单元中各索引值之间的关系，通过AXI总线从内存DDR中读取数据帧并进行解析，发送到算法逻辑单元中进行处理，并在处理结束后，将处理好的数据通过AXI总线存入内存DDR，并实时更新FPGA端已写入DDR的数据块索引值、FPGA端已读取DDR内的数据块索引值；所述主机端，用于将数据帧通过DMA传输控制逻辑单元写入到DDR，更新主机端写入DDR内的数据块索引值，并在FPGA端已写入DDR的数据块索引值更新后，通过DMA传输控制逻辑单元读取已经处理完的数据帧；所述算法逻辑单元，用于对DDR转换控制器输出的数据进行逻辑处理。
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