[发明专利]用于数字系统中的时钟合成器的1到16和1.5到7.5分频器在审
| 申请号： | 201810696367.X | 申请日： | 2018-06-29 |
| 公开（公告）号： | CN109391265A | 公开（公告）日： | 2019-02-26 |
| 发明（设计）人： | 吴卿乐;牛祺 | 申请（专利权）人： | 豪威科技股份有限公司 |
| 主分类号： | H03L7/18 | 分类号： | H03L7/18;H03K23/48 |
| 代理公司： | 北京清亦华知识产权代理事务所(普通合伙) 11201 | 代理人： | 宋融冰 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 一种分频器单元具有：数字分频器，其配置成以奇数整数进行分频；以及双边沿触发的单触发电路，其耦合到所述数字分频器的输出的倍频。所述分频器单元能够配置成以可选自至少具有1.5、2.5和3.5的非整数比的可配置比对输入频率进行分频。在实施例中，所述分频器单元依赖于电路延迟来确定输出脉冲宽度，并且在其它实施例中，根据时钟信号确定所述输出脉冲宽度。在实施例中，所述单元能够配置成以可选自至少具有1.5、2.5、3.5、4.5、5.5、6.5和7.5的非整数比以及包含2、4、6和8的许多整数比的可配置比对输入频率进行分频。在实施例中，所述数字分频器能够配置成向所述单触发电路提供50％占空比。 | ||
| 搜索关键词： | 分频器单元 数字分频器 分频 单触发电路 输出脉冲 输入频率 配置 非整数 可配置 比对 可选 时钟合成器 电路延迟 奇数整数 时钟信号 数字系统 分频器 占空比 整数比 耦合到 触发 倍频 输出 | ||
【主权项】：
1.一种倍频器，其具有包括第一时钟和第二时钟的输入，并具有输出，所述倍频器包括：第一触发器，其具有进行耦合以接收所述第一时钟输入且配置成在所述第二时钟输入的上升边沿上触发的数据输入；第二触发器，其具有进行耦合以接收所述第一时钟输入且配置成在所述第二时钟的下降边沿上触发的数据输入；以及异或门，其进行耦合以接收来自所述第一触发器的输出和来自所述第二触发器的输出。
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