[发明专利]检测集成电路的衬底从背侧减薄的方法和相关集成电路有效
| 申请号： | 201810833714.9 | 申请日： | 2018-07-26 |
| 公开（公告）号： | CN109326563B | 公开（公告）日： | 2023-02-28 |
| 发明（设计）人： | A·马扎基;C·里韦罗;Q·休伯特 | 申请（专利权）人： | 意法半导体(鲁塞)公司 |
| 主分类号： | H01L23/00 | 分类号： | H01L23/00;H01L21/66 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 王茂华;张昊 |
| 地址： | 法国*** | 国省代码： | 暂无信息 |
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| 摘要： | 本公开涉及检测集成电路的衬底从背侧减薄的方法和相关集成电路。例如，一种集成电子电路包括半导体衬底，半导体衬底具有半导体阱，其通过位于半导体阱下方的隐埋半导体区域隔离。形成在半导体阱中的垂直MOS晶体管包括由隐埋半导体区提供的源极‑漏极区域。通过将垂直MOS晶体管偏置为导通条件以提供电流，然后将电流与阈值进行比较来检测半导体衬底的背侧减薄。小于阈值的电流指示半导体衬底已经从背侧减薄。 | ||
| 搜索关键词： | 检测 集成电路 衬底 背侧减薄 方法 相关 | ||
【主权项】：
1.一种用于检测集成电路的半导体衬底的背侧减薄的方法，其中所述半导体衬底包括半导体阱，所述半导体阱通过位于所述半导体阱下方的隐埋半导体层隔离，所述方法包括：在所述半导体阱中制造垂直MOS晶体管，所述垂直MOS晶体管包括位于所述半导体衬底的前侧上的第一半导体电极区域、以及在所述第一半导体电极区域和所述隐埋半导体层之间延伸的绝缘垂直栅极区域，所述绝缘垂直栅极区域包括所述垂直MOS晶体管的第二半导体电极区域；将所述垂直MOS晶体管偏置为晶体管导通状态；将由处于所述晶体管导通状态的所述垂直MOS晶体管的所述第一半导体电极区域和所述第二半导体电极区域中的一个电极区域传送的电流与阈值进行比较；如果所述电流的值高于所述阈值，则生成具有与检测到所述半导体衬底的非减薄相对应的第一值的控制信号，而如果所述电流的值低于所述阈值，则生成具有与检测到所述半导体衬底的减薄相对应的第二值的控制信号。
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