[发明专利]半导体存储装置有效
| 申请号： | 201810886816.7 | 申请日： | 2018-08-06 |
| 公开（公告）号： | CN110176268B | 公开（公告）日： | 2023-06-30 |
| 发明（设计）人： | 野吕宽洋;藤田哲也;丸山圭司 | 申请（专利权）人： | 铠侠股份有限公司 |
| 主分类号： | G11C16/26 | 分类号： | G11C16/26;G11C16/10 |
| 代理公司： | 北京律盟知识产权代理有限责任公司 11287 | 代理人： | 杨林勳 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明的实施方式提供一种能够提高可靠性的半导体存储装置。根据实施方式，半导体存储装置包含存储器单元阵列30、第1时钟信号线C1L、从一端朝向另一端依序连接着第1缓冲电路及第2缓冲电路35的第2时钟信号线P0C1L、连接在第2时钟信号线P0C1L的一端的第1三态缓冲器200、及连接在第2时钟信号线P0C1L的另一端的第2三态缓冲器201。写入动作时，对于第1及第2缓冲电路35，经由第1三态缓冲器200输入时钟信号CLK1，读出动作时，对于第1及第2缓冲电路35，经由第2三态缓冲器201输入时钟信号CLK1。 | ||
| 搜索关键词： | 半导体 存储 装置 | ||
【主权项】：
1.一种半导体存储装置，其特征在于具备：存储器单元阵列，包含分别具有多个存储器单元的第1及第2存储块；第1及第2缓冲电路，分别与所述第1及第2存储块对应；数据通路，连接在所述第1及第2缓冲电路；时钟产生电路，产生时钟信号；第1时钟信号线，连接在所述时钟产生电路；第2时钟信号线，从一端朝向另一端依序连接着所述第1缓冲电路及所述第2缓冲电路；第1三态缓冲器，输入端子连接在所述第1时钟信号线，输出端子连接在所述第2时钟信号线的一端，并根据第1信号动作；以及第2三态缓冲器，输入端子连接在所述第1时钟信号线，输出端子连接在所述第2时钟信号线的另一端，并根据第2信号动作；且在写入动作时，对于所述第1及第2缓冲电路，经由所述第1三态缓冲器输入所述时钟信号；在读出动作时，对于所述第1及第2缓冲电路，经由所述第2三态缓冲器输入所述时钟信号。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于铠侠股份有限公司，未经铠侠股份有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201810886816.7/，转载请声明来源钻瓜专利网。
