[发明专利]FPGA重复单元TILE关键子电路解析方法

摘要

本发明属于集成电路技术领域，具体为一种FPGA重复单元TILE关键子电路的解析方法。包括：架构参数定义，对全局互连线、局部互连线和可编程逻辑单元的架构参数定义；全局互连线架构参数定义包括方向、线类型、抽头位置、总线编号、延长线；局部互连线架构参数定义包括线类型和总线编号；可编程逻辑单元的LUT包括位置编号和LUT的扇入数，寄存器的和进位连的架构参数类似于LUT；按照互连线和可编程逻辑单元架构参数，对于FPGA架构，生成FPGA的逻辑和互连之间的连接规律描述文件；基于该连接规律描述文件，由电路自动生成程序解析全局互连线、局部互连线和可编程逻辑单元之间的连接关系，自动输出FPGA芯片的关键子电路。

主权项

1.一种FPGA重复单元TILE关键子电路解析方法，其特征在于，具体步骤如下：第一步，架构参数定义：该架构参数适用于任意架构FPGA中重复TILE中的互连线和可编程逻辑单元（CLB）；互连线包括连接到其它TILE的全局互连线和在TILE内部的局部互连线参数，局部互连线是全局互连线和CLB之间通信的桥梁，来自全局互连线的数据通过输入选择器（IMUX）输入到CLB、CLB的数据通过输出选择器（OMUX）输出到全局互连线；局部互连线还包括时钟输入选择器（CLK）、复位/置位控制选择器（CTRL）；可编程逻辑单元CLB包括任意输入的LUT、进位连和寄存器；架构参数定义包括对全局互连线、局部互连线和可编程逻辑单元（CLB）的架构参数定义；全局互连线架构参数定义，包括方向、线类型、抽头位置、总线编号、延长线这几个方面；局部互连线架构参数定义，包括线类型和总线编号两方面；可编程逻辑单元（CLB）的LUT的架构参数定义包括LUT位置编号和LUT的扇入数两方面，寄存器的和进位连的架构参数类似于LUT，也进行定义编号；（合到次）第二步，按照互连线和可编程逻辑单元（CLB）架构参数，对于给定一个FPGA架构，生成FPGA的逻辑和互连之间的连接规律描述文件；该描述文件说明了全局互连线是如何在多个TILE之间连接的；说明了局部互连线如何实现全局互连线和CLB之间信号传输的；说明了CLB的LUT输入是如何连接局部互连线，CLB的进位连的输入/输出是如何在TILE之间连接的，CLB的寄存器的数据输入、时钟输入、复位输入，数据输出是如何连接局部互连线；第三步，基于逻辑和互连之间的连接规律描述文件，解析出全局互连线、局部互连线和可编程逻辑单元之间的连接关系，得到FPGA芯片的关键子电路。