[发明专利]一种纠正码中规律交错器低延迟平行化架构位址绕线机制在审
| 申请号： | 201811253539.2 | 申请日： | 2018-10-25 |
| 公开（公告）号： | CN109408276A | 公开（公告）日： | 2019-03-01 |
| 发明（设计）人： | 郭书玮;李庭育;陈育鸣;魏智汎 | 申请（专利权）人： | 江苏华存电子科技有限公司 |
| 主分类号： | G06F11/10 | 分类号： | G06F11/10 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 226300 江苏*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明公开了一种纠正码中规律交错器低延迟平行化架构位址绕线机制，包括以下步骤：A、根据解码处理器的数量与进入的资料量,推导出相对应的初始位址；B、在平行化架构上加上折叠记忆体位址；C、对折叠记忆体位址选择器排序区分；D、根据位址产生器所产出的交错位址,将资料排序，根据解码处理器的数量与进入的资料量,推导出相对应的初始位址,在平行加上折叠记忆体位址,再同时经过选择器排序区分，其延迟时间固定在三个循环周期,不随解码处理器增加而提升延迟时间，本发明利用平行化加法器与选择器架构,提供了一种固定延迟平行架构交错绕线机制,避免了平行化架构带来的延迟时间。 | ||
| 搜索关键词： | 平行化 架构 解码处理器 延迟 选择器 折叠 绕线 体位 位址 排序 初始位 低延迟 交错器 资料量 推导 交错 位址产生器 平行架构 循环周期 加法器 纠正 平行 | ||
【主权项】：
1.一种纠正码中规律交错器低延迟平行化架构位址绕线机制,其特征在于：包括以下步骤：A、根据解码处理器的数量与进入的资料量,推导出相对应的初始位址；B、在平行化架构上加上折叠记忆体位址；C、对折叠记忆体位址选择器排序区分；D、根据位址产生器所产出的交错位址,将资料排序。
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