[发明专利]带有纠错和自动应答机制的并行总线串行互联扩展方法

摘要

本发明公开了一种带有纠错和自动应答机制的并行总线串行互联扩展方法。通过一块主FPGA连接CPU和多块从FPGA，主FPGA内部包括和CPU互连的并行总线接口和多个主串行接口控制电路；每块从FPGA内部均包括从串行接口控制电路，该电路以串行方式和主FPGA互连，以并行总线接口方式和从FPGA内部电路互联；CPU通过寄存器、存储器映射方式控制主串行接口控制电路的工作，以突发短分组命令的方式向某个FPGA中的从串行接口电路以现有或自定义串行通信方式发送间接存储访问命令，命令中包括读/写操作类型、操作地址、读/写操作数据和校验码，从FPGA中的串行接口控制电路接收操作命令，转换成与主FPGA内部相同的总线接口和操作时序，对内部存储空间进行读写操作。本发明能够提供处理器与多片FPGA间高效、可靠、简单、强交互性的数据通信，通用性高。

主权项

1.一种带有纠错和自动应答机制的并行总线串行互联扩展方法，其特征在于：通过一块主FPGA连接CPU和多块从FPGA；主FPGA内部包括与CPU直接互连的并行总线接口和多个主串行接口控制电路，每块从FPGA内部均包括从串行接口和并行总线接口；CPU通过总线访问主FPGA内部的寄存器；主FPGA中的多个主串行接口控制电路对应多组寄存器，CPU通过总线直接控制某一组寄存器，通过对应的主串行接口控制电路向与之串行互连的从FPGA中的从串行接口控制电路发送存储访问命令；该命令在从串行接口控制电路中首先通过校验计算检查是否存在通信差错，如果错误则重新发送该命令，如果正确无误，则根据存储访问命令中的地址信息和操作命令，以和主FPGA内部CPU总线相同的操作时序访问从FPGA内部的寄存器；操作完成后，从FPGA内部的接口控制电路自动生成一个应答分组，其中包括此次操作是否正确完成，如果是读操作则同时返回读出的数据；主串行接口控制电路接收到此应答信息，将结果写入寄存器供CPU查询处理。