[发明专利]一种DDR时钟路径及其低功耗的占空比校正电路有效
| 申请号： | 201811647665.6 | 申请日： | 2018-12-29 |
| 公开（公告）号： | CN109787588B | 公开（公告）日： | 2023-03-14 |
| 发明（设计）人： | 郭晓锋;刘成;薛小飞 | 申请（专利权）人： | 西安紫光国芯半导体有限公司 |
| 主分类号： | H03K3/017 | 分类号： | H03K3/017;G11C11/4063 |
| 代理公司： | 西安通大专利代理有限责任公司 61200 | 代理人： | 徐文权 |
| 地址： | 710003 陕西省西安市高新区软件*** | 国省代码： | 陕西;61 |
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| 摘要： | 本发明一种DDR时钟路径及其低功耗的占空比校正电路，电路包括依次连接在时钟输入端和时钟输出端之间的耦合电路、反相传输电路和输出电路，输入端和输出端分别连接时钟输入端和时钟输出端的直通电路，以及连接在反相传输电路输出端和输入端之间的反馈电路；时钟路径包括依次连接的RCV电路、低功耗的占空比校正电路、DLL电路和DCC电路。电路能够在满足占空比要求的情况下，通过直通电路进行直接输出，在不满足要求的情况下再通过反向传输电路进行占空比调节，极大的提高了传输效率，降低了器件功耗，还减小了器件的面积；链路短，处理快，设置到DDR时钟路径中，能有效解决DRAM时钟系统中时钟在时钟路径上丢失的问题。 | ||
| 搜索关键词： | 一种 ddr 时钟 路径 及其 功耗 校正 电路 | ||
【主权项】：
1.一种低功耗的占空比校正电路，其特征在于，包括依次连接在时钟输入端和时钟输出端之间的耦合电路、反相传输电路和输出电路，输入端和输出端分别连接时钟输入端和时钟输出端的直通电路，以及连接在反相传输电路输出端和输入端之间的反馈电路。
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