[实用新型]存储器芯片内建自测试电路装置

摘要

本实用新型提供了一种存储器芯片内建自测试电路装置，包括待测电路、寄存器、比较电路以及测试结果输出模块。待测电路用于根据原始测试向量生成测试数据信号。比较电路连接至待测电路和寄存器，用于对经过寄存器延迟后的原始测试向量和测试数据信号进行逻辑异或运算，生成用于表示待测电路是否有效的测试结果指示信号。测试结果输出模块用于根据测试结果指示信号，择一输出用于表示待测电路有效的有效测试结果和逻辑状态指示值中的一种。不仅能够判断出待测电路是否有效，而且进一步得到待测电路的失效形态，即能够从测试结果中直接得出测试数据信号的逻辑状态，以及原始测试向量的逻辑状态。不仅提高测试效率，而且便于后续对待测电路的检修。

主权项

1.一种存储器芯片内建自测试电路装置，其特征在于，包括待测电路、寄存器、比较电路以及测试结果输出模块；所述待测电路用于根据原始测试向量生成测试数据信号；所述寄存器用于延迟所述原始测试向量的传输时间，使得延迟后的所述原始测试向量与所述测试数据信号同步输出；所述比较电路连接至所述待测电路和所述寄存器，所述比较电路包括异或门、反相器以及与非门；所述异或门包括第一输入端、第二输入端以及第一信号输出端，所述第一输入端用于输入延迟后的所述原始测试向量，所述第二输入端用于接收所述测试数据信号，所述第一信号输出端用于输出测试结果指示信号，所述测试结果指示信号用于表示所述待测电路是否有效；所述反相器包括反相器输入端和反相器输出端，所述反相器输入端用于接收延迟后的所述原始测试向量，所述反相器输出端用于输出对延迟后的所述原始测试向量的相位反转180度生成的反相测试向量；所述与非门包括第三输入端、第四输入端以及第二信号输出端，所述第三输入端用于接收所述测试数据信号，所述第四输入端连接至所述反相器输出端用于接收所述反相测试向量，所述第二信号输出端用于输出逻辑状态指示值，所述逻辑状态指示值用于表示所述待测电路失效时，所述测试数据信号的逻辑状态；所述测试结果输出模块连接至所述异或门和所述与非门，用于根据所述测试结果指示信号，择一输出用于表示所述待测电路有效的有效测试结果和所述逻辑状态指示值中的一种。