[发明专利]大数据运算加速系统和芯片有效
| 申请号： | 201880002364.X | 申请日： | 2018-10-30 |
| 公开（公告）号： | CN109564562B | 公开（公告）日： | 2022-05-13 |
| 发明（设计）人： | 桂文明 | 申请（专利权）人： | 北京算能科技有限公司 |
| 主分类号： | G06F15/173 | 分类号： | G06F15/173 |
| 代理公司： | 北京同立钧成知识产权代理有限公司 11205 | 代理人： | 朱颖;臧建明 |
| 地址： | 100089 北京市海淀区*** | 国省代码： | 北京;11 |
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| 摘要： | 本申请提供了一种大数据运算加速系统以及芯片，通过在芯片中设置多个内核core，每个内核core执行运算和存储控制功能，并且在芯片外部给每个内核core连接至少一个存储单元。采用本发明的技术方案，使得每个内核通过读取自己连接的存储单元和其他内核连接的存储单元，达到每个内核可以具有大容量内存的技术效果，减少了数据从外部存储空间中搬入或者搬出内存的次数，加快了数据的处理速度；同时，由于多个内核可以分别独立运算或者协同运算，这样也加快了数据的处理速度。 | ||
| 搜索关键词： | 数据 运算 加速 系统 芯片 | ||
【主权项】：
1.一种大数据运算加速系统，其特征在于，包括两个以上运算芯片和两个以上存储单元，其中：所述运算芯片包括至少一个第一数据接口(130)、两个以上第二数据接口(150、151、152、153)、至少两个内核core(110、111、112、113)、路由单元(120)；所述至少一个第一数据接口(130)和两个以上第二数据接口(150、151、152、153)分别与所述路由单元相连，所述路由单元与所述至少两个内核core(110、111、112、113)相连；所述存储单元包括两个以上第三数据接口(250、251、252、253)；所述存储单元(20)包括两个以上存储器，路由单元(230)和两个以上第三数据接口(250、251、252、253)；所述两个以上第三数据接口(250、251、252、253)通过总线分别与所述路由单元相连，所述路由单元再与所述两个以上存储器相连；所述运算芯片的第二数据接口(150、151、152、153)通过总线与所述存储单元的第三数据接口(250、251、252、253)连接。
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