[发明专利]时钟分配在审
| 申请号： | 201910031477.9 | 申请日： | 2019-01-14 |
| 公开（公告）号： | CN110058637A | 公开（公告）日： | 2019-07-26 |
| 发明（设计）人： | 查尔斯·约瑟夫·德迪克 | 申请（专利权）人： | 株式会社索思未来 |
| 主分类号： | G06F1/10 | 分类号： | G06F1/10;H03K3/017;H03K5/135 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 唐京桥;董娟 |
| 地址： | 日本神*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明涉及时钟分配。时钟分配电路包括：多个第一缓冲器和多个第二缓冲器，第一缓冲器和第二缓冲器是反相缓冲器；以及控制电路，被配置成生成第一、第二、第三和第四控制信号，其中：第一缓冲器均包括上拉电路和下拉电路；第二缓冲器均包括上拉电路和下拉电路；第一缓冲器中的一个和第二缓冲器中的一个串联连接作为第一缓冲器对，以形成用于沿传播方向传播时钟信号的第一时钟路径；第一缓冲器中的另一个和第二缓冲器中的另一个串联连接作为第二缓冲器对，以形成用于沿传播方向传播时钟信号的第二时钟路径；并且控制电路被配置成将第一控制信号至第四控制信号中的至少一个控制为可变信号。 | ||
| 搜索关键词： | 缓冲器 传播时钟信号 传播方向 控制电路 控制信号 上拉电路 时钟分配 时钟路径 下拉电路 第一控制信号 时钟分配电路 反相缓冲器 可变信号 配置 | ||
【主权项】：
1.一种时钟分配电路，包括：多个第一缓冲器和多个第二缓冲器，所述第一缓冲器和所述第二缓冲器是反相缓冲器；以及控制电路，其被配置成生成第一控制信号、第二控制信号、第三控制信号和第四控制信号，其中：所述第一缓冲器均包括上拉电路和下拉电路，所述上拉电路包括用于通过所述第一控制信号进行体电压控制而连接的一个或更多个上拉晶体管，所述下拉电路包括用于通过所述第二控制信号进行体电压控制而连接的一个或更多个下拉晶体管；所述第二缓冲器均包括上拉电路和下拉电路，所述上拉电路包括用于通过所述第三控制信号进行体电压控制而连接的一个或更多个上拉晶体管，所述下拉电路包括用于通过所述第四控制信号进行体电压控制而连接的一个或更多个下拉晶体管；所述第一缓冲器中的一个和所述第二缓冲器中的一个串联连接作为第一缓冲器对，以形成用于沿传播方向传播时钟信号的第一时钟路径；所述第一缓冲器中的另一个和所述第二缓冲器中的另一个串联连接作为第二缓冲器对，以形成用于沿所述传播方向传播时钟信号的第二时钟路径；并且所述控制电路被配置成将所述第一控制信号至所述第四控制信号中的至少一个控制为可变信号。
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