[发明专利]包括设有富陷阱区域的衬底的集成电路以及制造工艺在审

专利信息
申请号: 201910132573.2 申请日: 2019-02-22
公开(公告)号: CN110190064A 公开(公告)日: 2019-08-30
发明(设计)人: D·迪塔特 申请(专利权)人: 意法半导体(克洛尔2)公司
主分类号: H01L27/12 分类号: H01L27/12;H01L21/762
代理公司: 北京市金杜律师事务所 11256 代理人: 王茂华;董典红
地址: 法国*** 国省代码: 法国;FR
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摘要: 本申请涉及包括设有富陷阱区域的衬底的集成电路以及制造工艺。提供一种集成电路,包括衬底,该衬底具有至少一个第一域和与至少一个第一域不同的至少一个第二域。在衬底中仅在至少一个第二域的位置处提供富陷阱区域。至少一个第一域的位置不包括富陷阱区域。
搜索关键词: 衬底 陷阱区域 第一域 集成电路 制造工艺 第二域 位置处 申请
【主权项】:
1.一种集成电路,包括衬底,所述衬底包括至少一个第一域和不同于所述至少一个第一域的至少一个第二域,其中所述衬底包含富陷阱区域,所述富陷阱区域存在于所述至少一个第二域的位置中并且不存在于所述至少一个第一域的位置中。
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