[发明专利]一种基于延迟结合数字逻辑运算的脉冲展宽电路在审
| 申请号： | 201910132971.4 | 申请日： | 2019-02-22 |
| 公开（公告）号： | CN109905103A | 公开（公告）日： | 2019-06-18 |
| 发明（设计）人： | 吴胜利;刘艾;裴承全;田得利 | 申请（专利权）人： | 西安交通大学 |
| 主分类号： | H03K5/06 | 分类号： | H03K5/06 |
| 代理公司： | 西安通大专利代理有限责任公司 61200 | 代理人： | 徐文权 |
| 地址： | 710049 *** | 国省代码： | 陕西;61 |
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| 摘要： | 一种基于延迟结合数字逻辑运算的脉冲展宽电路，包括ARM、FPGA、延迟模块和逻辑单元；ARM连接FPGA，延迟模块和逻辑单元均与FPGA连接，延迟模块和逻辑单元连接，延迟模块和逻辑单元结合进行脉冲整形实现脉冲展宽；ARM系统用于实现串口和TCP/IP通信，ARM接收到命令数据之后通过内部的串行总线发送给FPGA；FPGA驱动延迟模块实现对脉冲信号的延迟，采用高速可编程逻辑门作为逻辑单元，两者配合完成数字逻辑脉冲整形，对脉冲信号进行脉宽展宽。 | ||
| 搜索关键词： | 逻辑单元 延迟模块 延迟 脉冲展宽电路 数字逻辑运算 脉冲信号 脉冲整形 串口 可编程逻辑 串行总线 脉冲展宽 脉宽展宽 命令数据 数字逻辑 驱动 配合 | ||
【主权项】：
1.一种基于延迟结合数字逻辑运算的脉冲展宽电路，其特征在于，包括ARM、FPGA、延迟模块和逻辑单元；ARM连接FPGA，延迟模块和逻辑单元均与FPGA连接，延迟模块和逻辑单元连接，延迟模块和逻辑单元结合进行脉冲整形实现脉冲展宽；ARM系统用于实现串口和TCP/IP通信，ARM接收到命令数据之后通过内部的串行总线发送给FPGA；FPGA驱动延迟模块实现对脉冲信号的延迟，采用高速可编程逻辑门作为逻辑单元，两者配合完成数字逻辑脉冲整形，对脉冲信号进行脉宽展宽。
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