[发明专利]用于SAR_ADC的高速数字逻辑电路及采样调节方法有效
| 申请号： | 201910140900.9 | 申请日： | 2019-02-26 |
| 公开（公告）号： | CN109687872B | 公开（公告）日： | 2020-09-15 |
| 发明（设计）人： | 徐代果;蒋和全;徐学良;王健安;陈光炳;付东兵;王育新;于晓权;徐世六;刘涛 | 申请（专利权）人： | 中国电子科技集团公司第二十四研究所 |
| 主分类号： | H03M1/38 | 分类号： | H03M1/38;H03M1/12 |
| 代理公司： | 重庆辉腾律师事务所 50215 | 代理人： | 卢胜斌 |
| 地址： | 400060 *** | 国省代码： | 重庆;50 |
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| 摘要： | 本发明属于模拟或数模混合集成电路技术领域，涉及一种高速SAR_ADC数字逻辑电路，具体为一种用于SAR_ADC的高速数字逻辑电路及采样调节方法，所述数字逻辑电路包括并行的比较器和逻辑控制单元，以及电容阵列DAC；比较器和逻辑控制单元被时钟信号同时触发；比较器输出有效比较结果Dp/Dn，逻辑控制单元输出相应的上升沿信号，通过设置延迟匹配，使得上升沿信号略晚于比较器输出Dp/Dn，Dp/Dn则被对应的上升沿信号捕获，从而建立电容阵列；本发明消除了传统并行数字逻辑采用数字逻辑窗口来捕获比较器效输出结果所带来的电容阵列错误建立的缺点；在采用异步逻辑的情况下，可以最大程度上增加SAR_ADC的采用时间。 | ||
| 搜索关键词： | 用于 sar_adc 高速 数字 逻辑电路 采样 调节 方法 | ||
【主权项】：
1.一种用于SAR_ADC的高速数字逻辑电路，所述电路包括并行的比较器和逻辑控制单元，以及电容阵列DAC；其特征在于，比较器和逻辑控制单元被时钟信号Clk同时触发；比较器输出有效比较结果Dp/Dn，逻辑控制单元输出相应的上升沿信号C<i>，通过设置延迟匹配，使得逻辑控制单元输出的上升沿信号C<i>略晚于比较器输出有效比较结果Dp/Dn，从而使得Dp/Dn被对应的上升沿信号C<i>捕获，从而建立电容阵列；i＝0,1,…,N‑1，N表示SAR_ADC的位数。
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