[发明专利]基于时间数字采样的低压差稳压电路

摘要

本发明公开了基于时间数字采样的低压差稳压电路，该电路包括：时间数字转换单元、晶体管阵列和负载；本发明对模拟电压的采样原理进行改进，使用时间数字转换单元代替传统数字低压差稳压器的模拟电路部分，最大程度上避免了模拟电路对系统性能产生的影响。本发明采用时间数字转换单元代替传统数字低压差稳压器的模数转换器和桶形移位寄存器，能够有效减小系统中模拟电路所占比例，有助于减小电路所占面积，同时也可加快系统响应速度，降低功耗，提升稳压器性能。

主权项

1.基于时间数字采样的低压差稳压电路，其特征在于：该电路包括时间数字转换单元、晶体管阵列和负载；所述的时间数字转换单元包含电容C，所述的电容C一端与单刀双掷开关S2的不动端相连，另一端与单刀双掷开关S1的不动端相连；所述的单刀双掷开关S2的两端分别与输出电压Vout和共模电压Vcm相连，所述的单刀双掷开关S1的一端接入基准电压Vref，另一端与直流电流源I相连，所述的直流电流源I的另一端与电源VDD相连；所述的单刀双掷开关S1的不动端与单刀双掷开关S3的一端相连，所述的单刀双掷开关S3的另外一端与电源地GND相连，所述的单刀双掷开关S3的不动端与所有的D触发器的时钟端相连，所述的D触发器FF1的输入端与缓冲器B1的输出端相连，所述的缓冲器B1的输入端与缓冲器B0的输出端相连，所述的缓冲器B0的输入端与开关S4相连，所述的开关S4另一端与电源VDD相连；所述的缓冲器B1的输出端与缓冲器B2相连，所述的缓冲器B2的输出端与缓冲器B3的输入端相连，以此类推，将n个缓冲器进行级联，所述的n个缓冲器的输出端分别与D触发器FF1、FF2、FF3及FFn的输入端相连，所述的n个D触发器与晶体管阵列相连；所述的晶体管阵列由n个PMOS晶体管组成，每一个晶体管的栅极分别与D触发器FF1、FF2、FF3及FFn的输出端相连，所述的n个晶体管的源极与输入电压Vin相连，漏极与输出电压Vout以及负载相连。