[发明专利]具有提高的数据可靠性的存储设备及其操作方法在审
| 申请号： | 201910192540.7 | 申请日： | 2019-03-14 |
| 公开（公告）号： | CN110322916A | 公开（公告）日： | 2019-10-11 |
| 发明（设计）人： | 金承范;金敏洙;李德雨 | 申请（专利权）人： | 三星电子株式会社 |
| 主分类号： | G11C16/10 | 分类号： | G11C16/10;G11C16/08 |
| 代理公司： | 北京市柳沈律师事务所 11105 | 代理人： | 邵亚丽;张泓 |
| 地址： | 韩国*** | 国省代码： | 韩国;KR |
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| 摘要： | 一种存储设备，包括：存储单元阵列；控制逻辑电路；和行译码器。行译码器被配置为基于控制逻辑电路的控制来激活串选择线。在第一编程操作和第二编程操作之间形成编程间隔。控制逻辑电路包括重编程控制器，被配置为控制行译码器，使得在连接到第一字线的存储单元中连接到不同串选择线的存储单元中的编程间隔不同。 | ||
| 搜索关键词： | 控制逻辑电路 行译码器 编程操作 编程间隔 串选择线 存储单元 存储设备 存储单元阵列 数据可靠性 控制器 重编程 配置 字线 激活 | ||
【主权项】：
1.一种存储设备，包括：存储单元阵列，包含多个串选择线、分别连接到多个串选择线并且包括多个存储单元的多个单元串、以及连接到多个存储单元的多个字线；控制逻辑电路，被配置为控制关于多个存储单元的多个数据编程步骤；以及行译码器，被配置为基于控制逻辑电路的控制来激活多个串选择线，其中，多个数据编程步骤包括第一编程操作和第二编程操作，在第一编程操作和第二编程操作之间形成编程间隔，并且控制逻辑电路包括重编程控制器，被配置为控制行译码器，使得在连接到第一字线的存储单元中连接到不同串选择线的存储单元中编程间隔不同。
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