[发明专利]一种SRAM输出路径时序测试电路及测试方法

摘要

本发明公开了一种SRAM输出路径时序测试电路及测试方法，该SRAM输出路径时序测试电路包括诱导DFF、TDF控制电路、待测SRAM、输入二路选择器MUX、输出二路选择器MUX、时钟控制模块、EDA工具，TDF控制电路包括监测电路、SRAM读写控制电路、输入mux切换控制电路和输出mux切换控制电路，SRAM输入侧DFF和SRAM读写控制电路均通过输入二路选择器MUX与SRAM输入端连接，输入mux切换控制电路与输入二路选择器MUX连接，诱导DFF输出端和SRAM输出端通过输出二路选择器与SRAM输出侧DFF连接，输出mux切换控制电路与输出二路选择器MUX连接。本发明的SRAM输出路径时序测试电路及方法可以测试SRAM的输出路径output path的TDF，增加测试覆盖率，从而保证芯片的可靠性。

主权项

1.一种SRAM输出路径时序测试电路，其特征在于：包括诱导DFF、TDF控制电路、待测SRAM、输入二路选择器MUX、输出二路选择器MUX、时钟控制模块、EDA工具，所述TDF控制电路包括监测电路、SRAM读写控制电路、输入mux切换控制电路和输出mux切换控制电路，所述SRAM输入侧DFF和SRAM读写控制电路均通过输入二路选择器MUX与SRAM输入端连接，所述输入mux切换控制电路与输入二路选择器MUX连接，所述诱导DFF输出端和SRAM输出端通过输出二路选择器与SRAM输出侧DFF连接，所述输出mux切换控制电路与输出二路选择器MUX连接，所述待测SRAM输入侧DFF、诱导DFF和待测SRAM输出侧DFF串成扫描链scan chain，所述EDA工具用于产生扫描使能信号Scan enable以及测试pattern，所述时钟控制模块OCC用于将测试pattern输入扫描链scan chain；其中，在输入期间，扫描使能信号Scan enable为1，输入结束后，扫描使能信号Scan enable为0，在所述时钟控制模块OCC产生两个连续的function clock pulse后，扫描使能信号Scan enable变为1。