[发明专利]一种基于内存内计算的高低位合并电路结构有效
| 申请号： | 201910343992.0 | 申请日： | 2019-04-26 |
| 公开（公告）号： | CN110176264B | 公开（公告）日： | 2021-05-07 |
| 发明（设计）人： | 蔺智挺;谢军;彭春雨;吴秀龙;黎轩;陈崇貌;欧阳春;黎力;阮兵芹;方雅祺 | 申请（专利权）人： | 安徽大学 |
| 主分类号： | G11C11/418 | 分类号： | G11C11/418;G11C11/419;G11C11/412 |
| 代理公司： | 北京凯特来知识产权代理有限公司 11260 | 代理人： | 郑立明;陈亮 |
| 地址： | 230601 安徽*** | 国省代码： | 安徽;34 |
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| 摘要： | 本发明公开了一种基于内存内计算的高低位合并电路结构，包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线驱动模块和输出模块，整体时序控制模块分别与行地址译码模块、列地址译码模块、字线驱动模块和输出模块连接；行地址译码模块与字线驱动模块相连；字线驱动模块与SRAM存储阵列相连，且SRAM存储阵列又与列地址译码模块以及输出模块相连；SRAM存储阵列由若干Block模块组成，Block模块由N行2列的SRAM单元和高低位合并的结构组成，且每列SRAM单元的位线分别与列地址译码模块以及输出模块相连。该电路结构简单，通过高低位合并操作可以提高数据的读取效率，并提高内存的吞吐量。 | ||
| 搜索关键词： | 一种 基于 内存 计算 低位 合并 电路 结构 | ||
【主权项】：
1.一种基于内存内计算的高低位合并电路结构，其特征在于，所述电路结构包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线驱动模块和输出模块，其中：所述整体时序控制模块分别与所述行地址译码模块、列地址译码模块、字线驱动模块和输出模块连接；所述行地址译码模块与所述字线驱动模块相连；所述字线驱动模块与所述SRAM存储阵列相连，且所述SRAM存储阵列又与所述列地址译码模块以及输出模块相连；所述SRAM存储阵列由若干Block模块组成，所述Block模块由N行2列的SRAM单元和高低位合并的结构组成，且每列SRAM单元的位线分别与所述列地址译码模块以及输出模块相连，其中：通过所述SRAM存储阵列将待处理数据存储到相邻的两列SRAM单元中，再一次性打开N行字线，然后将相邻两列上的位线电压降进行合并处理，从而一次性读出2N位的二进制数据。
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