[发明专利]一种对工艺引起MOS电容栅极漏电不敏感的PLL电路及其实现方法在审
申请号: | 201910417809.7 | 申请日: | 2019-05-20 |
公开(公告)号: | CN110061739A | 公开(公告)日: | 2019-07-26 |
发明(设计)人: | 郭斌 | 申请(专利权)人: | 长沙景美集成电路设计有限公司 |
主分类号: | H03L7/093 | 分类号: | H03L7/093 |
代理公司: | 暂无信息 | 代理人: | 暂无信息 |
地址: | 410221 湖南省长*** | 国省代码: | 湖南;43 |
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摘要: | 本发明公开了一种对工艺引起MOS电容栅极漏电不敏感的PLL电路及其实现方法,旨在为高性能时钟系统提供高精度低抖动的时钟信号。该结构主要包括鉴频鉴相器(PFD)、电流可编程电荷泵、双通路LPF、压控振荡器(VCO)、VC初始化模块、检测模块和反馈分频器(DIV)等;本发明主要适用于时钟芯片、零延迟时钟缓冲芯片等。 | ||
搜索关键词: | 漏电 不敏感 可编程电荷泵 初始化模块 反馈分频器 高性能时钟 鉴频鉴相器 压控振荡器 缓冲芯片 检测模块 时钟芯片 时钟信号 系统提供 延迟时钟 低抖动 双通路 | ||
【主权项】:
1.一种对工艺引起MOS电容栅极漏电不敏感的PLL电路及其实现方法,其特征在于:包括鉴频鉴相器(PFD)、电流可编程电荷泵、双通路滤波器LPF、VC初始化模块、检测模块、压控振荡器(VCO)和反馈分频器(DIV)等模块。
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