[发明专利]双轨预充电逻辑单元及其预充电方法

摘要

本发明公开了一种双轨预充电逻辑单元及其预充电方法，该双轨预充电逻辑单元对现有的双轨预充电逻辑单元中的单轨LBDL逻辑与门以及单轨LBDL逻辑非门分别进行了改进，改进后的该双轨预充电逻辑单元共包括N1～N12，P1～P12，I1～I2共28个晶体管，相比于现有的双轨预充电逻辑单元本发明采用了更少的晶体管、占用更少的版图面积，同时保证了逻辑单元的抗DPA攻击能力。

主权项

1.一种双轨预充电逻辑单元，其特征在于，包括：单轨LBDL逻辑与门和单轨LBDL逻辑与非门，所述单轨LBDL逻辑与门包括：第一NMOS晶体管，其源极接电源端；第二NMOS晶体管，其源极接电源端；第三NMOS晶体管，其源极接电源端，第四NMOS晶体管，其源极接地端；第一PMOS晶体管；第五NMOS晶体管，所述第五NMOS晶体管的源极、所述第一NOMS晶体管的漏极、所述第二NMOS晶体管的漏极、所述第一PMOS晶体管的漏极公共连接；第二PMOS晶体管；第六NMOS晶体管，所述第六NMOS晶体管的源极、所述第三NMOS晶体管的漏极、所述第四NMOS晶体管的漏极以及所述第二PMOS晶体管的漏极公共连接；第三PMOS晶体管；第四PMOS晶体管，其漏极与所述第三PMOS晶体管的源极相连，所述第四PMOS晶体管的源极接电源端；第五PMOS晶体管；第六PMOS晶体管，其漏极与所述第五PMOS晶体管的源极相连，所述第六PMOS晶体管的源极接电源端；以及第一反相器，所述第一反相器的输入端、所述第一PMOS晶体管的源极、所述第二PMOS晶体管的源极、所述第三PMOS晶体管的漏极、所述第五PMOS晶体管的漏极、所述第五NMOS晶体管的漏极以及所述第六NMOS晶体管的漏极公共连接，所述单轨LBDL逻辑与非门包括：第七NMOS晶体管，其源极接地端；第八NMOS晶体管，其源极接地端；第九NMOS晶体管，其源极接地端，第十NMOS晶体管，其源极接电源端；第七PMOS晶体管；第十一NMOS晶体管，所述第十一NMOS晶体管的源极、所述第七NOMS晶体管的漏极、所述第八NMOS晶体管的漏极、所述第七PMOS晶体管的漏极公共连接；第八PMOS晶体管；第十二NMOS晶体管，所述第十二NMOS晶体管的源极、所述第九NMOS晶体管的漏极、所述第十NMOS晶体管的漏极以及所述第八PMOS晶体管的漏极公共连接；第九PMOS晶体管；第十PMOS晶体管，其漏极与所述第九PMOS晶体管的源极相连，所述第十PMOS晶体管的源极接电源端；第十一PMOS晶体管；第十二PMOS晶体管，其漏极与所述第十一PMOS晶体管的源极相连，所述第十二PMOS晶体管的源极接电源端；以及第二反相器，所述第二反相器的输入端、所述第七PMOS晶体管的源极、所述第八PMOS晶体管的源极、所述第九PMOS晶体管的漏极、所述第十一PMOS晶体管的漏极、所述第十一NMOS晶体管的漏极以及所述第十二NMOS晶体管的漏极公共连接，其中，所述第一PMOS晶体管的栅极、所述第六NMOS晶体管的栅极、所述第七PMOS晶体管栅极以及所述第十二NMOS晶体管的栅极均接第一输入信号；所述第五NMOS晶体管的栅极、所述第二PMOS晶体管的栅极、所述第十一MMOS晶体管的栅极以及所述第八PMOS晶体管的栅极均接第二输入信号；所述第二NMOS晶体管的栅极、所述第四NMOS晶体管的栅极、所述第三PMOS晶体管的栅极、所述第六PMOS晶体管的栅极、所述第八NMOS晶体管的栅极、所述第十NMOS晶体管的栅极、所述第九PMOS晶体管的栅极以及所述第十二PMOS的栅极均接第三输入信号；所述第一NMOS晶体管的栅极、所述第三NMOS晶体管的栅极、所述第四PMOS晶体管的栅极、所述第五PMOS晶体管的栅极、所述第七NMOS晶体管的栅极、所述第九NMOS晶体管的栅极、所述第十PMOS晶体管的栅极以及所述第十一PMOS晶体管的栅极均接第四输入信号；所述第一反相器输出第一输出信号，所述第二反相器输出第二输出信号。