[发明专利]基于FPGA的时间数字变换器有效
| 申请号： | 201910476036.X | 申请日： | 2019-06-03 |
| 公开（公告）号： | CN110262209B | 公开（公告）日： | 2020-06-26 |
| 发明（设计）人： | 王永纲;周小雨;宋政奇 | 申请（专利权）人： | 中国科学技术大学 |
| 主分类号： | G04F10/00 | 分类号： | G04F10/00;G04F10/04 |
| 代理公司： | 中科专利商标代理有限责任公司 11021 | 代理人： | 李佳 |
| 地址： | 230026 安*** | 国省代码： | 安徽;34 |
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| 摘要： | 本发明公开了一种基于FPGA的时间数字变换器，包括粗时钟计数器、脉动信号发生器、多抽头信号延迟链、触发器阵列、一元脉动码到二进制码变换电路以及变换结果输出电路。本发明通过对每个跳变沿在延迟链上位置的测量实现了多次测量，从而只利用一套时间数字变换器实现了多次测量即提高了测量精度。 | ||
| 搜索关键词： | 基于 fpga 时间 数字 变换器 | ||
【主权项】：
1.一种基于FPGA的时间数字变换器，其特征在于，包括粗时钟计数器、脉动信号发生器、多抽头信号延迟链、触发器阵列、一元脉动码到二进制码变换电路以及变换结果输出电路，其中，所述粗时钟计数器用于产生被测信号的计数信号；所述脉动信号发生器用于在被测信号的触发下产生包含多个信号变化沿的脉动信号并馈入到所述多抽头信号延迟链中进行传输；所述多抽头信号延迟链用于对所述脉动信号进行延时传输，包括多个延迟单元，且每个延迟单元的端部有一抽头；所述触发器阵列用于对所述脉动信号和所述多抽头信号延迟链的各抽头状态进行锁存形成状态码；所述一元脉动码到二进制码变换电路用于将所述状态码变换为二进制码；所述变换结果输出电路用于根据所述二进制码和所述计数信号计算被测信号到达所述时间数字变换器的时间。
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