[发明专利]用于非常大整数的加法器电路在审
| 申请号： | 201910505505.6 | 申请日： | 2019-06-12 |
| 公开（公告）号： | CN110716708A | 公开（公告）日： | 2020-01-21 |
| 发明（设计）人： | M.朗哈默 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | G06F7/503 | 分类号： | G06F7/503 |
| 代理公司： | 72001 中国专利代理(香港)有限公司 | 代理人： | 姜冰;杨美灵 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 提供了一种包含非常大加法器电路的集成电路。非常大加法器电路接收多于两个的输入，每个输入具有数百或数千位。非常大加法器电路包含布置在树状网络中的多个加法器节点。加法器节点将输入操作数化分成段，计算每段的和，并且独立于段和计算每段的进位。使用总体计数器累加在树中的每层的进位。在树中的最后一个节点之后，段和然后能与进位组合以确定最终和输出。以这种方式实现的加法器树网络渐近地接近该区域和性能时延，作为使用无限速度行波进位加法器的加法器网络。 | ||
| 搜索关键词： | 法器 进位 电路 加法器 行波进位加法器 计数器 加法器网络 输入操作数 加法器树 树状网络 累加 时延 集成电路 输出 网络 | ||
【主权项】：
1.一种加法器电路，包括：/n以树状布置耦合在一起的多个加法器节点电路，其中所述加法器节点电路配置成：/n接收输入信号；/n将所述输入信号分离成不同段；/n计算所述不同段的和；以及/n计算至少一些所述段的进位，其中所述进位独立于所述和被计算。/n
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