[发明专利]集成电路和制造集成电路的方法在审
| 申请号： | 201910510155.2 | 申请日： | 2015-11-25 |
| 公开（公告）号： | CN110246752A | 公开（公告）日： | 2019-09-17 |
| 发明（设计）人： | N·卢贝;P·莫林;Y·米尼奥 | 申请（专利权）人： | 意法半导体公司 |
| 主分类号： | H01L21/02 | 分类号： | H01L21/02;H01L21/762;H01L21/8238;H01L27/092;H01L29/165;H01L29/78 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 王茂华;吕世磊 |
| 地址： | 美国得*** | 国省代码： | 美国;US |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本公开的实施方式涉及拉伸性硅和压缩性硅锗的共整合。在此披露了其中的邻近的pFET和nFET的应变特性是独立可调的集成电路。这些pFET包括在硅衬底上的压缩性应变SiGe，而这些nFET包括在应变弛豫的SiGe衬底上的拉伸性应变硅。通过镶嵌工艺形成的多个电绝缘区将邻近的n型鳍式FET和p型鳍式FET分离。在这些绝缘区形成过程中，允许支撑这些n型器件的该SiGe衬底弹性地弛豫，由此限制在该SiGe衬底的晶格中形成缺陷。 | ||
| 搜索关键词： | 衬底 集成电路 拉伸性 压缩性 鳍式 邻近 电绝缘区 独立可调 镶嵌工艺 应变弛豫 应变特性 硅衬底 绝缘区 应变硅 弛豫 硅锗 晶格 整合 支撑 制造 | ||
【主权项】：
1.一种制造集成电路的方法，包括：在硅衬底上形成压缩性SiGe有源层；在所述压缩性SiGe有源层中形成p型鳍式FET；形成镶入所述硅衬底中的应变弛豫的SiGe区；在所述应变弛豫的SiGe区上并且邻近所述压缩性SiGe有源层形成拉伸性硅有源层；在所述拉伸性硅有源层中形成n型鳍式FET；以及形成多个电绝缘区，所述多个电绝缘区定位在所述p型鳍式FET和所述n型鳍式FET之间并且定位在所述应变弛豫的SiGe区和所述硅衬底之间。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
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