[发明专利]一种基于锁相延迟的多ADC同步装置在审
| 申请号： | 201910554891.8 | 申请日： | 2019-06-25 |
| 公开（公告）号： | CN110350913A | 公开（公告）日： | 2019-10-18 |
| 发明（设计）人： | 黄武煌;杨建原;杨扩军;王厚军;叶芃;邱渡裕;谭峰 | 申请（专利权）人： | 电子科技大学 |
| 主分类号： | H03L7/091 | 分类号： | H03L7/091;H03L7/18;H03M1/12 |
| 代理公司： | 成都行之专利代理事务所(普通合伙) 51220 | 代理人： | 温利平 |
| 地址： | 611731 四川省成*** | 国省代码： | 四川;51 |
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| 摘要： | 本发明公开了一种基于锁相延迟的多ADC同步装置，先通过FPGA产生时钟同步信号SYNC和SPI控制命令，时钟生成器和脉冲发生器在SPI控制命令下先进行初始化配置，并依次对第一级锁相环和第二级锁相环进行锁定，然后基于时钟树结构连接方式的双级联型的锁相环结构，实现多ADC的同步复位信号。 | ||
| 搜索关键词： | 锁相环 控制命令 同步装置 延迟 时钟同步信号 同步复位信号 初始化配置 脉冲发生器 时钟生成器 时钟树结构 连接方式 第一级 双级 锁定 | ||
【主权项】：
1.一种基于锁相延迟的多ADC同步装置，其特征在于，包括：FPGA、时钟生成器、脉冲发生器和多片ADC；所述的FPGA用于产生时钟同步信号SYNC和SPI控制命令，再将时钟同步信号SYNC发送给时钟生成器，将SPI控制命令同时发送给时钟生成器和脉冲发生器；所述的时钟生成器在SPI控制命令下先进行初始化配置，并依次对第一级锁相环和第二级锁相环进行锁定；然后在时钟同步信号的激励下，对齐内部分频器的相位，产生出多片ADC的采样时钟信号，并分发给每一片ADC；同时，时钟生成器生成一路参考时钟信号和一路脉冲同步信号并发送给脉冲发生器，其中，参考时钟信作为脉冲发生器的源时钟，脉冲同步信号对脉冲发生器进行同步复位；所述的脉冲发生器在SPI控制命令下先进行初始化配置，并依次对第一级锁相环和第二级锁相环进行锁定；然后在脉冲同步信号的激励下，使脉冲发生器的输出端保持与时钟生成器的相位对齐对齐，然后，脉冲发生器对输入的源时钟进行多路驱动，产生出多路延迟可调的同步脉冲信号，并分发给每一片ADC；所述的ADC根据同步脉冲信号进行复位操作，然后在采样时钟信号到来时进行信号采样。
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