[发明专利]加密电路、解密电路及其方法

摘要

本申请提供了加密电路、解密电路及其方法。数据单元包括m+1个数据块P0～Pm，m为正整数，其中，第1～m个数据块P0～Pm‑1均具有预设字节数，第m+1个数据块Pm的字节数小于或者等于预设字节数其中，XTS‑AES加密电路包括：第一加密单元(AES0)、模乘单元、异或单元、第二加密单元(AES1)、第三加密单元(AES2)与缓存与调整单元。

主权项

1.一种XTS‑AES加密电路，用于根据XTS‑AES协议对数据单元加密，数据单元包括m+1个数据块P0～Pm，m为正整数，以及对数据单元的处理包括对应于数据块P0～Pm的m+1个阶段S1～Sm+1；所述XTS‑AES加密电路包括：第一AES加密单元(AES0)、第二AES加密单元(AES1)、第三AES加密单元(AES2)、模乘单元、第一异或单元(101)、第二异或单元(102)、第三异或单元(103)与数据缓存单元；在处理数据单元的处理阶段S1，第一AES加密单元(AES0)对数据单元的调整值加密，其输出耦合到模乘单元；模乘单元的输出耦合到第一异或单元(101)与模乘单元的输入；第一异或单元(101)用于对模乘单元的输出与对应于数据单元的当前阶段的数据块(P0‑Pm‑1)做异或；第二AES加密单元(AES1)对第一异或单元(101)的输出加密；第二异或单元(102)对第二AES加密单元(AES1)与模乘单元的输出做异或；其中当处理数据单元的Sm阶段时，用数据缓存单元缓存第二异或单元(AES1)的输出，所缓存的数据块包括数据块Cm与数据块Cp两部分；将第二异或单元处理数据单元的阶段S1到阶段Sm‑1的输出作为所述XTS‑AES加密电路处理所述数据单元的第1到第m‑1个输出；缓存单元缓存的用于所述数据单元的数据块Cm作为所述XTS‑AES加密电路处理所述数据单元时的第m+1个输出；数据缓存单元还接收明文，数据缓存单元将数据块Pm与数据块Cp合并；第三加密单元(AES2)耦合到数据缓存单元，对数据缓存单元所缓存的Pm与Cp合并后的数据块同模乘单元的输出的异或结果加密；第三异或单元(103)对第三加密单元(AES2)的输出与模乘单元的输出做异或，将第三异或单元(103)的输出作为所述XTS‑AES加密电路处理所述数据单元的第m个输出。