[发明专利]电路、集成电路和形成锁存电路的方法有效
| 申请号： | 201910639796.8 | 申请日： | 2019-07-16 |
| 公开（公告）号： | CN110728999B | 公开（公告）日： | 2022-03-11 |
| 发明（设计）人： | 余华鑫;李政宏;廖宏仁;谢豪泰 | 申请（专利权）人： | 台湾积体电路制造股份有限公司 |
| 主分类号： | G11C5/06 | 分类号： | G11C5/06;G11C16/10;G11C16/08;G11C16/24;G11C16/30 |
| 代理公司： | 北京德恒律治知识产权代理有限公司 11409 | 代理人： | 章社杲;李伟 |
| 地址： | 中国台*** | 国省代码： | 台湾;71 |
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| 摘要： | 由存储器单元形成的锁存器包括配置为接收时钟信号的时钟输入端子、互补第一和第二数据端子以及锁存电路。锁存电路具有第一反相器和第二反相器。第一反相器具有耦合到第一数据端子的输入端子，并且第二反相器具有耦合到第二数据端子的输入端子。第一传输门晶体管耦合在第二反相器的输出端子和第一数据端子之间，并且第二传输门晶体管耦合在第一反相器的输出端子和第二数据端子之间。第一传输门晶体管和第二传输门晶体管的每个都具有耦合到时钟输入端子的栅极端子。第一反相器的输入端子不直接连接到第二反相器的输出端子，并且第二反相器的输入端子不直接连接到第一反相器的输出端子。本发明的实施例还涉及电路、集成电路和形成锁存电路的方法。 | ||
| 搜索关键词： | 电路 集成电路 形成 方法 | ||
【主权项】：
1.一种电路，包括：/n时钟输入端子，配置为接收时钟信号；/n互补的第一数据端子和第二数据端子；/n第一锁存电路，包括：/n第一反相器和第二反相器，所述第一反相器具有耦合到所述第一数据端子的输入端子，所述第二反相器具有耦合到所述第二数据端子的输入端子；以及/n第一传输门晶体管和第二传输门晶体管，所述第一传输门晶体管耦合在所述第二反相器的输出端子和所述第一数据端子之间，所述第二传输门晶体管耦合在所述第一反相器的输出端子和所述第二数据端子之间，所述第一传输门晶体管和所述第二传输门晶体管的每个具有耦合到所述时钟输入端子的栅极端子；/n其中，所述第一反相器的输入端子不直接连接到所述第二反相器的输出端子，并且其中，所述第二反相器的输入端子不直接连接到所述第一反相器的输出端子。/n
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