[发明专利]硬件加速电路、微控制芯片及系统有效
| 申请号： | 201910688892.1 | 申请日： | 2019-07-29 |
| 公开（公告）号： | CN110389746B | 公开（公告）日： | 2021-04-23 |
| 发明（设计）人： | 李瀛台;刘伦才;刘凡;杨陆;胡珂流;王津丰;黄琨 | 申请（专利权）人： | 中国电子科技集团公司第二十四研究所 |
| 主分类号： | G06F7/57 | 分类号： | G06F7/57;G06F9/22 |
| 代理公司： | 上海光华专利事务所(普通合伙) 31219 | 代理人： | 尹丽云 |
| 地址： | 400060 *** | 国省代码： | 重庆;50 |
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| 摘要： | 本发明提供一种硬件加速电路、微控制芯片及系统，适用于降低数模转换器因校正所产生的延迟时间，该电路包括：定点整数转浮点数单元，用于将数模转换器初始输入的定点整数转换为浮点数；多个首尾依次相连的浮点乘加器，用于根据校正算法选择相应个数的浮点乘加运算单元进行计算得到数模转换器的校正浮点数；浮点数转定点整数单元，用于将数模转换器的校正浮点数转换为校正定点整数。本发明根据校正算法选择相应数目的浮点乘加器参与运算，多次采用浮点乘加器实现多项式计算根据数模转换器的初始输入浮点数得到数模转换器的校正浮点数，将该浮点数转为数模转换器的校正定点整数；利用浮点乘加器有效降低了计算延迟，从而提高了数模转换器的转换速度。 | ||
| 搜索关键词： | 硬件加速 电路 控制 芯片 系统 | ||
【主权项】：
1.一种硬件加速电路，其特征在于，适用于降低数模转换器因校正所产生的延迟时间，所述硬件加速电路包括：定点整数转浮点数单元，用于将数模转换器初始输入的定点整数转换为浮点数X(FP)；多个首尾依次相连的浮点乘加器，用于根据校正算法选择相应个数的浮点乘加运算单元进行计算将所述浮点数X(FP)生成数模转换器的校正浮点数；浮点数转定点整数单元，用于将所述数模转换器的校正浮点数转换为校正定点整数。
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